沟槽型屏蔽栅功率器件的工艺方法[发明专利]

(12)发明专利申请

(10)申请公布号 CN 108417487 A(43)申请公布日 2018.08.17

(21)申请号 201810120395.7(22)申请日 2018.02.07

(71)申请人 上海华虹宏力半导体制造有限公司

地址 201203 上海市浦东新区张江高科技

园区祖冲之路1399号(72)发明人 周颖　陈正嵘　张辉　

(74)专利代理机构 上海浦一知识产权代理有限

公司 31211

代理人 戴广志(51)Int.Cl.

H01L 21/28(2006.01)H01L 29/423(2006.01)

权利要求书1页 说明书3页 附图7页

(54)发明名称

沟槽型屏蔽栅功率器件的工艺方法(57)摘要

本发明公开了一种沟槽型屏蔽栅功率器件的工艺方法，包含：第一步，在衬底上刻蚀沟槽，淀积介质层并进行第一次多晶硅淀积及刻蚀；第二步，对第一次多晶硅在无光刻胶定义的情况下进行第二次刻蚀；第三步，进行高密度等离子体氧化膜淀积；第四步，对高密度等离子体氧化膜

第五步，再对高密度等离子体氧化膜回进行CMP；

刻；第六步，进行中间氧化层湿法刻蚀；第七步，形成栅氧化层及多晶硅淀积；第八步，进行体区注入；第九步，进行源区注入、制作接触的后续工艺。本发明能改善器件的VTH分布。

CN 108417487 ACN 108417487 A

权　利　要　求　书

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1.一种沟槽型屏蔽栅功率器件的工艺方法，其特征在于：包含如下的工艺步骤：第一步，在衬底上刻蚀沟槽，淀积介质层并进行第一次多晶硅淀积及刻蚀；第二步，对第一次多晶硅在无光刻胶定义的情况下进行第二次刻蚀；第三步，进行高密度等离子体氧化膜淀积；第四步，对高密度等离子体氧化膜进行CMP；第五步，再对高密度等离子体氧化膜回刻；第六步，进行中间氧化层湿法刻蚀；第七步，形成栅氧化层及多晶硅淀积；第八步，进行体区注入；第九步，进行源区注入、制作接触的后续工艺。

2.如权利要求1所述的沟槽型屏蔽栅功率器件的工艺方法，其特征在于：所述第一步中，第一次多晶硅刻蚀，刻蚀终点为晶圆表面。

3.如权利要求1所述的沟槽型屏蔽栅功率器件的工艺方法，其特征在于：所述第二步中，第二次刻蚀为无光刻胶的普遍刻蚀，连接区域与管芯区域同步刻蚀，刻蚀深度为深入衬底1～1.5μm以下。

4.如权利要求1所述的沟槽型屏蔽栅功率器件的工艺方法，其特征在于：所述第四步中，CMP后保留的膜厚为

5.如权利要求1所述的沟槽型屏蔽栅功率器件的工艺方法，其特征在于：所述第五步中，回刻采用湿法回刻，按照CMP后残膜厚度自动调整湿法刻蚀的条件，刻蚀后氧化膜表面与衬底表面高度差为

6.如权利要求1所述的沟槽型屏蔽栅功率器件的工艺方法，其特征在于：所述第六步中，中间氧化膜湿法刻蚀是在光刻胶定义下，刻蚀深度为距衬底表面0.8～1.2μm以下。

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CN 108417487 A

说　明　书

沟槽型屏蔽栅功率器件的工艺方法

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技术领域

[0001]本发明涉及半导体器件及制造领域，特别是指一种沟槽型屏蔽栅功率器件的工艺方法。

背景技术

[0002]如图1所示，沟槽型屏蔽栅功率器件产品的基本工艺为：在沟槽刻蚀完成并淀积好多晶硅后，多晶硅poly1进行第一次刻蚀，刻蚀终止在晶圆表面；再进行多晶硅poly2的第二次刻蚀，在光刻胶的定义下，刻蚀深度深入到衬底深1～1.5μm以下；进行高密度等离子体淀积HDP填充沟槽；再进行CMP，保留HDP膜厚在硅片表面以上

进行中间氧化膜

湿法刻蚀，在光刻胶的定义下，刻蚀深度在衬底表面以下0.8～1.2μm左右；沟槽内氧化膜淀积，多晶硅淀积及回刻；体区、源区注入；形成接触等后续工艺。在基本工艺下，为了避免在中间氧化膜湿法刻蚀时刻蚀到多晶硅poly1侧壁的氧化层，多晶硅poly1连接区域保留厚度约

[0003]

的氧化层。

poly1连接区域保留的

的氧化层，因成膜及CMP的工艺波动，WIW

(within wafer，晶片面内)、WTW(wafer to wafer，晶片之间)差异非常大。该氧化层的厚度波动影响poly1连接区域的体区注入，从而造成阈值电压VTH不稳定。沟槽型屏蔽栅功率器件产品VTH分布分散，VTH目标3V，而实际面内误差就有1V。发明内容

[0004]本发明所要解决的技术问题在于提供一种沟槽型屏蔽栅功率器件的工艺方法，形成的器件具有稳定集中的阈值电压。[0005]为解决上述问题，本发明所述的沟槽型屏蔽栅功率器件的工艺方法，包含：[0006]第一步，在衬底上刻蚀沟槽，淀积介质层并进行第一次多晶硅淀积及刻蚀；[0007]第二步，对第一次多晶硅在无光刻胶定义的情况下进行第二次刻蚀；[0008]第三步，进行高密度等离子体氧化膜淀积；[0009]第四步，对高密度等离子体氧化膜进行CMP；[0010]第五步，再对高密度等离子体氧化膜回刻；[0011]第六步，进行中间氧化膜湿法刻蚀；[0012]第七步，形成栅氧化层及多晶硅淀积；[0013]第八步，进行体区注入；[0014]第九步，进行源区注入、制作接触的后续工艺。[0015]进一步地，所述第一步中，第一次多晶硅刻蚀，刻蚀终点为晶圆表面。[0016]进一步地，所述第二步中，第二次刻蚀为无光刻胶的普遍刻蚀，连接区域与管芯区域同步刻蚀，刻蚀深度为深入衬底1～1.5μm以下。

[0017]

进一步地，所述第四步中，CMP后保留的膜厚为

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说　明　书

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进一步地，所述第五步中，回刻采用湿法回刻，按照CMP后残膜厚度自动调整湿法

刻蚀的条件，刻蚀后氧化膜表面与衬底表面高度差为

进一步地，所述第六步中，中间氧化膜湿法刻蚀是在光刻胶定义下，刻蚀深度为距

衬底表面0.8～1.2μm以下。

[0020]本发明所述的沟槽型屏蔽栅功率器件的工艺方法，在对第一次多晶硅进行刻蚀时，连接区域无遮挡，与管芯区域同步刻蚀到沟槽内，HDP CMP之后追加湿法刻蚀到硅表面，连接区域深入到沟槽内与源极接触，改善器件的VTH分布。附图说明

[0021]图1是传统工艺中采用光刻胶保护连接区域的氧化膜的示意图。[0022]图2是传统该工艺中去除光刻胶后氧化膜的残留示意图。[0023]图3～11是本发明工艺步骤示意图。

[0024]图12是基于传统工艺以及本发明工艺下的器件的VTH分布箱形图。[0025]图13是本发明工艺步骤流程图。[0026]附图标记说明[0027]1是多晶硅，2是氧化膜，3是HDP氧化膜，4是光刻胶，5是栅氧化层能，6是多晶硅栅极，7是体区，8是接触孔。具体实施方式

[0028]本发明所述的沟槽型屏蔽栅功率器件的工艺方法，步骤分别对应图3～图11所示，包含：[0029]第一步，在衬底上刻蚀沟槽，淀积介质层并进行第一次多晶硅淀积及刻蚀；刻蚀终点为晶圆表面。[0030]第二步，对第一次多晶硅在无光刻胶定义的情况下进行第二次刻蚀；第二次刻蚀为无光刻胶的普遍刻蚀，连接区域与管芯区域同步刻蚀，刻蚀深度为深入衬底1～1.5μm以下。[0031]第三步，进行高密度等离子体氧化膜淀积。

[0032][0033][0019]

第四步，对高密度等离子体氧化膜进行CMP，CMP后保留的膜厚为

第五步，再对高密度等离子体氧化膜回刻，回刻采用湿法回刻，按照CMP后残膜厚

度自动控制湿法刻蚀的条件，刻蚀后氧化膜表面与衬底表面高度差为

第六步，进行中间氧化膜湿法刻蚀；中间氧化膜湿法刻蚀是在光刻胶定义下，刻蚀条件固定，刻蚀深度为距衬底表面0.8～1.2μm以下。[0035]第七步，形成栅氧化层及多晶硅淀积。[0036]第八步，进行体区注入。[0037]第九步，进行源区注入、制作接触的后续工艺。[0038]通过上述工艺，本发明的连接区域是深入沟槽内与源区接触。体区的注入对VTH影响有限。通过如图12所示的箱形图，图中竖实线左侧为传统工艺下的器件的VTH分布，其最高高于3.2V，最低接近2.1V，整个VTH较为分散，而采用本发明形成的器件，VTH分布更加稳定集中，如竖实线右侧的箱形图所示，其VTH最高与最低相差仅为0.5V而且分布较为集中。

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[0034]

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以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来

说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

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图1

图2

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图3

图4

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图5

图6

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说　明　书　附　图

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图7

图8

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图9

图10

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说　明　书　附　图

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图11

图12

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说　明　书　附　图

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图13

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