专利名称：一种抑制漏极感应势垒降低效应的CMOS器件及其
制备方法
专利类型：发明专利
发明人：黄晓橹,谢欣云,陈玉文,邱慈云申请号：CN201110160321.4申请日：20110615公开号：CN102420226A公开日：20120418
摘要：本发明提供了一种抑制漏极感应势垒降低效应的CMOS器件及其制备方法，所述CMOS器件包括N型MOS晶体管和P型MOS晶体管，在所述N型MOS晶体管和P型MOS晶体管的栅极中，均包括高介电层、金属氧化物介电材料层、多晶硅或金属层，并通过向所述金属氧化物介电材料层或多晶硅或金属层中注入不同功函数的离子，从而增大N型MOS晶体管栅极靠近漏极端的功函数，而减小P型MOS晶体管栅极靠近漏极端处功函数，从而抑制CMOS器件的漏极感应势垒降低效应。本发明通过改变CMOS器件栅极靠近漏极端的功函数而有效抑制DIBL效应的同时，且不会造成漏端PN结漏电流额外增大，有效提高半导体芯片的性能；而且本方法工艺流程简单，实施成本低，不会造成额外的成本负担。
申请人：上海华力微电子有限公司
地址：201210 上海市浦东新区张江高科技园区高斯路568号
国籍：CN
代理机构：上海新天专利代理有限公司
代理人：王敏杰
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