(12)发明专利申请
(10)申请公布号 CN 111162079 A(43)申请公布日 2020.05.15
(21)申请号 202010000506.8(22)申请日 2020.01.02
(71)申请人 长江存储科技有限责任公司
地址 430074 湖北省武汉市东湖新技术开
发区未来三路88号(72)发明人 蒲浩
(74)专利代理机构 北京汉之知识产权代理事务
所(普通合伙) 11479
代理人 陈敏(51)Int.Cl.
H01L 27/11517(2017.01)H01L 27/11551(2017.01)H01L 27/11563(2017.01)H01L 27/11578(2017.01)H01L 21/306(2006.01)
权利要求书2页 说明书7页 附图6页
(54)发明名称
选择性外延结构的形成方法及3D存储器件制造方法(57)摘要
本发明提供一种选择性外延结构的形成方法及3D存储器件制造方法，该选择性外延结构的形成方法分两步对衬底进行刻蚀，首先对衬底进行第一次刻蚀，形成第一沟槽，在第一沟槽中填充第一阻挡层和第一牺牲层；对衬底上方的半导体结构进行刻蚀，显露第一牺牲层和第一阻挡层；对衬底进行第二次刻蚀去除第一牺牲层和第一阻挡层，在第一沟槽内生长选择性外延结构。分两步对衬底刻蚀减少了刻蚀对衬底的损伤及污染。第二次刻蚀去除第一牺牲层和第一阻挡层时采用对衬底的选择比较高的清洗液，减少或者避免了对衬底的损伤，由此形成均匀一致、与衬底的连接性好的外延结构，进而保证3D存储器件的沟道结构的沟道层与外延结构的良好电性能，提高器件的良率。
CN 111162079 ACN 111162079 A
权 利 要 求 书
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1.一种选择性外延结构的形成方法，其特征在于，包括如下步骤：提供衬底，对所述衬底进行第一次刻蚀以在所述衬底中形成第一沟槽；在所述第一沟槽内填充第一牺牲层，所述第一牺牲层上表面与所述衬底表面平齐；在形成有所述第一牺牲层的所述衬底上方形成半导体结构，对所述半导体结构进行刻蚀以显露所述第一牺牲层；
对所述衬底进行第二次刻蚀，去除所述第一牺牲层，打开所述第一沟槽；在所述第一沟槽中形成选择性外延结构。
2.根据权利要求1所述的选择性外延结构的形成方法，其特征在于，在所述第一沟槽内填充第一牺牲层，所述第一牺牲层上表面与所述衬底表面平齐，还包括以下步骤：
在所述第一沟槽的底部及侧壁上形成第一阻挡层；在所述第一阻挡层上方填充第一牺牲材料；对所述第一牺牲材料及第一阻挡层进行平坦化。
3.根据权利要求1所述的选择性外延结构的形成方法，其特征在于，所述第一牺牲层包括钨。
4.根据权利要求3所述的选择性外延结构的形成方法，其特征在于，所述第一阻挡层包括氮化钛。
5.根据权利要求2所述的选择性外延结构的形成方法，其特征在于，对所述衬底进行第二次刻蚀，去除所述第一牺牲层，打开所述第一沟槽包括：采用硫酸和双氧水的混合酸液清洗去除所述第一牺牲层和所述第一阻挡层。
6.根据权利要求1所述的选择性外延结构的形成方法，其特征在于，在形成有所述第一牺牲层的所述衬底上方半导体结构，对所述半导体结构进行刻蚀以显露所述第一牺牲层，还包括以下步骤：
在形成有所述第一牺牲层的所述衬底上方形成堆叠结构，所述堆叠结构由绝缘层和第二牺牲层交替排列形成；
刻蚀所述堆叠结构至裸露所述第一牺牲层，形成贯穿所述堆叠结构的垂直沟道孔。7.根据权利要求6所述的选择性外延结构的形成方法，其特征在于，还包括采用热硫酸和双氧水清洗刻蚀所述堆叠结构产生的副产物。
8.根据权利要求1所述的选择性外延结构的形成方法，其特征在于，在形成有所述第一牺牲层的所述衬底上形成半导体结构之前，还包括以下步骤：
在所述衬底上形成第二阻挡层。9.一种3D存储器件制造方法，其特征在于，包括以下步骤：
根据权利要求1-8所述的选择性外延结构的形成方法形成选择性外延结构；在沟道孔内依次形成存储器层及沟道层，所述沟道层与所述选择性外延结构连通；在堆叠结构中形成栅极结构。
10.根据权利要求9所述的3D存储器件制造方法，其特征在于，在沟道孔内依次形成存储器层及沟道层，还包括以下步骤：
沿所述沟道孔的内壁依次沉积阻挡层、电荷俘获层、遂穿层，以形成所述存储器层；刻蚀所述沟道孔底部的所述存储器层至暴露所述选择性外延结构；在所述存储器层的侧壁及所述外延结构上方形成所述沟道层。
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CN 111162079 A
权 利 要 求 书
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11.根据权利要求9所述的3D存储器件制造方法，其特征在于，在堆叠结构中形成栅极结构包括以下步骤：
刻蚀去除所述堆叠结构中的第二牺牲层，形成栅极沟槽；在所述栅极沟槽中沉积导电材料，形成栅极。
12.根据权利要求11所述的3D存储器件制造方法，其特征在于，刻蚀去除所述堆叠结构中的所述第二牺牲层，形成栅极沟槽，还包括以下步骤：
刻蚀所述堆叠结构，形成栅线缝隙；
通过所述栅线缝隙去除所述堆叠结构中的第二牺牲层，形成所述栅极沟槽。
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CN 111162079 A
说 明 书
选择性外延结构的形成方法及3D存储器件制造方法
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技术领域
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种选择性外延结构的形成方法及3D存储器件制造方法。
背景技术
[0002]随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。在堆叠结构中形成垂直的沟道孔成为制造3D存储器的关键步骤。[0003]在堆叠结构形成沟道结构，首先需要在堆叠结构中形成沟道孔，在沟道孔底部的衬底上形成外延结构。现有技术中，形成外延结构的方法通常是直接刻蚀堆叠结构至衬底下方，形成沟道孔，然后对裸露的衬底表面进行清洗，之后再进行衬底的外延生长，形成沟道孔底部的外延结构。该方法中刻蚀形成沟道孔很容易损伤衬底，另外衬底的清洗通常不能保证理想的清洗效果，致使后续生长的外延结构的形貌不符合要求，例如因为衬底表面清洗效果不理想造成外延结构与衬底之间存在空洞，导致外延结构与衬底之间的连接异常；在后续形成沟道层时，也会由于外延结构不规则造成沟道层与外延结构之间出现缝隙等，影响沟道层与外延结构的电性能，进而影响后续器件的良率。发明内容
[0004]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种选择性外延结构的形成方法及3D存储器件制造方法，该选择性外延结构的形成方法首先对衬底进行第一次刻蚀形成第一沟槽，在第一沟槽内填充第一阻挡层和第一牺牲层，然后在衬底上形成例如堆叠结构的半导体结构，并对堆叠结构进行刻蚀显露上述第一牺牲层，并清洗刻蚀堆叠结构产生的副产物，然后对衬底进行第二次刻蚀去除第一牺牲层和第一阻挡层，之后形成选择性外延结构。由于去除填充的第一牺牲层和第一阻挡层采用的清洗液对衬底的选择比很高，不会对衬底造成损伤，保证生长选择性外延结构的良好的衬底条件，由此形成与衬底连接紧密并且高度一致的选择性外延结构，由此提高衬底和选择性外延结构以及选择性外延结构和沟道层之间的电性能，进而提高器件的成品率。[0005]为实现上述目的及其它相关目的，本发明提供了一种选择性外外延结构的形成方法，包括如下步骤：[0006]提供衬底，对所述衬底进行第一次刻蚀以在所述衬底中形成第一沟槽；[0007]在所述第一沟槽内填充第一牺牲层，所述第一牺牲层上表面与所述衬底表面平齐；
[0008]在形成有所述第一牺牲层的所述衬底上方形成半导体结构，对所述半导体结构进行刻蚀以显露所述第一牺牲层；
[0009]对所述衬底进行第二次刻蚀，去除所述第一牺牲层，打开所述第一沟槽；[0010]在所述第一沟槽中形成选择性外延结构。
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CN 111162079 A[0011]
说 明 书
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可选地，在所述第一沟槽内填充第一牺牲层，所述第一牺牲层上表面与所述衬底
表面平齐，还包括以下步骤：
[0012]在所述第一沟槽的底部及侧壁上形成第一阻挡层；[0013]在所述第一阻挡层上方填充第一牺牲材料；[0014]对所述第一牺牲材料及第一阻挡层进行平坦化。[0015]可选地，所述第一牺牲层包括钨。[0016]可选地，所述第一阻挡层包括氮化钛。[0017]可选地，对所述衬底进行第二次刻蚀，去除所述第一牺牲层，打开所述第一沟槽包括：采用硫酸和双氧水的混合酸液清洗去除所述第一牺牲层和所述第一阻挡层。[0018]可选地，在形成有所述第一牺牲层的所述衬底上方半导体结构，对所述半导体结构进行刻蚀以显露所述第一牺牲层，还包括以下步骤：
[0019]在形成有所述第一牺牲层的所述衬底上方形成堆叠结构，所述堆叠结构由绝缘层和第二牺牲层交替排列形成；
[0020]刻蚀所述堆叠结构至裸露所述第一牺牲层，形成贯穿所述堆叠结构的垂直沟道孔。
[0021]可选地，还包括采用热硫酸和双氧水清洗刻蚀所述堆叠结构产生的副产物。[0022]可选地，在形成有所述第一牺牲层的所述衬底上形成半导体结构之前，还包括以下步骤：
[0023]在所述衬底上形成第二阻挡层。[0024]根据本发明的第二方面，本发明还提供了一种3D存储器制造方法，包括以下步骤：[0025]根据本发明上述第一方面提供的选择性外延结构的形成方法形成选择性外延结构；
[0026]在沟道孔内依次形成存储器层及沟道层，所述沟道层与所述选择性外延结构连通；
[0027]在堆叠结构中形成栅极结构。[0028]可选地，在沟道孔内依次形成存储器层及沟道层，还包括以下步骤：[0029]沿所述沟道孔的内壁依次沉积阻挡层、电荷俘获层、遂穿层，以形成所述存储器层；
[0030]刻蚀所述沟道孔底部的所述存储器层至暴露所述选择性外延结构；[0031]在所述存储器层的侧壁及所述外延结构上方形成所述沟道层。[0032]可选地，在堆叠结构中形成栅极结构包括以下步骤：[0033]刻蚀去除所述堆叠结构中的第二牺牲层，形成栅极沟槽；[0034]在所述栅极沟槽中沉积导电材料，形成栅极。[0035]可选地，刻蚀去除所述堆叠结构中的所述第二牺牲层，形成栅极沟槽，还包括以下步骤：
[0036]刻蚀所述堆叠结构，形成栅线缝隙；
[0037]通过所述栅线缝隙去除所述堆叠结构中的第二牺牲层，形成所述栅极沟槽。[0038]如上所述，本发明提供的选择性外延结构的形成方法及3D存储器制造方法，具备如下有益技术效果：
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说 明 书
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本发明的选择性外延结构的形成方法对衬底进行两步刻蚀，具体地首先对衬底进
行第一次刻蚀，形成第一沟槽，并在第一沟槽中填充第一阻挡层和第一牺牲层；然后在衬底上方形成例如堆叠结构的半导体结构，对堆叠结构进行刻蚀，形成与第一沟槽对应的沟道孔。之后对沟道孔进行清洗，然后进行第二次刻蚀，去除第一牺牲层和第一阻挡层，重新打开第一沟槽，在第一沟槽内生长选择性外延结构。由于分两步进行刻蚀，并且在第一次刻蚀之后形成上述第一阻挡层及第一牺牲层，减少了形成沟道孔时对衬底的损伤，同时也减少了清洗形成沟道孔产生的副产物时对衬底的损伤。第二次刻蚀去除第一牺牲层和第一阻挡层时采用对衬底的选择比较高的清洗液，减少或者避免对衬底的损伤，由此保证良好的衬底条件，以形成均匀一致、与衬底的连接性好，且高度一致的外延结构。[0040]在形成3D存储器时，首先采用上述方法形成沟道孔的选择性外延结构，然后在沟道孔内形成沟道结构，由于选择性外延结构的上述良好特征，使得沟道结构中的沟道层与选择性外延结构的连接性好，保证良好的电性能，由此提高后续器件的良率。附图说明
[0041]图1显示为本发明提供的选择性外延结构的形成方法的流程图。[0042]图2和图3显示为第一次刻蚀衬底在衬底中形成第一沟槽的示意图。[0043]图4和图5显示为在第一沟槽内填充第一牺牲层形成的结构示意图。[0044]图6显示为在图5所示的衬底上方形成堆叠结构的示意图。[0045]图7显示为在图6所示的堆叠结构中形成沟道孔的示意图。
[0046]图8显示为第二次刻蚀衬底去除第一牺牲层和第一阻挡层再次打开第一沟槽的示意图。
[0047]图9显示为自所述第一沟槽形成选择性外延结构的示意图。[0048]图10显示为本发明提供的3D存储器件制造方法的流程图。[0049]图11和图12显示为形成沟道结构的示意图。[0050]图13在堆叠结构中形成栅极沟槽的示意图
[0051]图14显示为在堆叠结构中形成栅极结构的示意图。[0052]元件标号说明[0053]100 衬底[0054]101 氧化物层[0055]102 光刻胶层[0056]103 第一沟槽[0057]104 第一阻挡层[0058]105 第一牺牲层[0059]106 第二阻挡层[0060]107 堆叠结构[0061]1071 形成堆叠结构的绝缘层[0062]1072 形成堆叠结构的第二牺牲层[0063]108 沟道孔[0064]109 选择性外延结构
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CN 111162079 A[0065][0066][0067][0068][0069][0070][0071][0072]
说 明 书
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110 沟道结构1101 沟道结构的阻挡层1102 沟道结构的电荷俘获层1103 沟道结构的遂穿层1104 沟道结构的沟道层1105 沟道孔中心的隔离介质层111 金属导电层112 栅极沟槽
具体实施方式
[0073]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。[0074]需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。[0075]实施例一
[0076]本实施例提供一种选择性外延结构的形成方法，如图1所示，该方法包括如下步骤：
[0077]步骤S101：提供衬底，对所述衬底进行第一次刻蚀以在所述衬底中形成第一沟槽；[0078]如图2所示，提供一衬底100，在该衬底100的表面形成有氧化物层101。该衬底100可以是硅、单晶绝缘体上硅或者其他适合材料的衬底。在本实施例中，以硅衬底为例，其上的氧化物层101为二氧化硅层。[0079]然后，如图3所示，在衬底100上方形成图案化的光刻胶层102，然后以光刻胶层102为掩膜层刻蚀氧化物层101及衬底100，在衬底100中形成第一沟槽103。该第一沟槽103的宽度与沟道孔的底部尺寸相当，第一沟槽103的深度可以根据后续要形成的选择性外延结构的尺寸确定，例如可以介于50nm～100nm。形成上述第一沟槽103之后，将衬底上方的图案化光刻胶层102及氧化物层101去除。[0080]步骤S102：在所述第一沟槽内填充第一牺牲层，所述第一牺牲层上表面与所述衬底表面平齐；
[0081]如图4所示，在第一沟槽103中填充第一牺牲层105，该第一牺牲层105是相对硅衬底来说具有较低刻蚀选择比的材料，例如可以是钨等。例如可以通过金属无机物化学气相沉积、金属有机物化学气相沉积(MOCVD)和物理气相沉积等方法沉积TiN形成第一阻挡层104；可以通过化学气相沉积填充钨形成第一牺牲层105。[0082]在本实施例的优选实施例中，如图4所示，为防止形成的第一牺牲层105与衬底发生反应或者对衬底造成污染，首先在第一沟槽103的侧壁及底部形成第一阻挡层104，该第一阻挡层104同样可以是相对硅衬底来说具有较低刻蚀选择比的材料，例如TiN等，该第一
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说 明 书
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阻挡层104可以有效防止第一牺牲层105钨与衬底发生反应，并且可以保证在后续对衬底进行第二次刻蚀时不会对衬底造成损伤。[0083]如图4所示，沉积的第一阻挡层104和第一牺牲层105同时覆盖衬底的表面，因此，还需要对第一牺牲层105和第一阻挡层104进行平坦化，如图5所示，可以通过CMP(化学机械抛光)法对其进行平坦化，去除衬底表面的第一牺牲层及第一阻挡层，同时去除衬底表面的氧化物层。形成图5所示的平坦的衬底表面。[0084]步骤S103：在形成有所述第一牺牲层的所述衬底上方形成半导体结构，对所述半导体结构进行刻蚀以显露所述第一牺牲层；
[0085]大多半导体器件都需要在衬底上方形成半导体结构，并且需要对半导体器件进行刻蚀形成高深宽比的深孔或者缝隙，其中最为典型的是具有垂直沟道的器件，例如垂直沟道晶体管、垂直沟道存储器，尤其3D存储器件等。在3D存储器中，通常需要形成在衬底上方形成堆叠结构，然后形成贯穿堆叠结构的沟道结构，其中形成贯穿堆叠结构及部分衬底的沟道孔，并在沟道孔的底部裸露的衬底上形成选择性外延结构是其关键步骤。本实施例以3D存储器为例，说明该沟道孔底部衬底上的选择性外延结构的形成。[0086]在3D存储器中，本衬底上方的半导体结构为多层堆叠结构，如图6所示，在图5所示的结构上方形成堆叠结构107，该堆叠结构107包括交替排列的绝缘层1071和第二牺牲层1072，绝缘层1071可以是氧化硅，牺牲层1072可以是氮化硅，即堆叠结构107形成氧化硅和氮化硅交替排列的ONO堆叠结构，该堆叠结构可以包括64层、128层甚至更多层。在优选实施例中，在形成上述堆叠结构107之前，还可以在衬底上方形成第二阻挡层106，该第二阻挡层可以是氧化硅。该第二阻挡层在后续形成底部选择栅极的时候防止衬底被损伤。[0087]然后，如图7所示，刻蚀堆叠结构107及第二阻挡层106至暴露第一牺牲层105和第一阻挡层104，由此形成沟道孔108。由于刻蚀上述堆叠结构107时，会产生副产物，为了保证沟道孔的清洁，防止副产物污染后续暴露的衬底，需要对沟道孔进行清洗，以去除副产物。例如本实施例中采用热硫酸和双氧水对沟道孔进行清洗。[0088]步骤S104：对所述衬底进行第二次刻蚀，去除所述第一牺牲层，打开所述第一沟槽；
[0089]如图8所示，清洗沟道孔之后，对衬底100进行第二次刻蚀，具体地，采用酸液对第一沟槽内的第一牺牲层进行腐蚀刻蚀。在优选实施例中，第一牺牲层下方还沉积有第一阻挡层，因此，在此需对第一牺牲层和第一阻挡层进行腐蚀刻蚀。例如采用硫酸和双氧水混合酸液，在75℃下腐蚀60s，去除第一牺牲层和第一阻挡层。由于在第一沟槽103的底部形成有TiN作为第一阻挡层104，而采用的硫酸和双氧水混合酸液对硅具有很高的选择比，因此，在腐蚀去除该TiN层时不会对衬底造成损伤。去除第一牺牲层105和第一阻挡层104之后，再次打开了第一沟槽103，此时第一沟槽103处的衬底清洁度很高，并且几乎没有受到刻蚀的损伤，因此适合生长高质量的选择性外延结构。[0090]步骤S105：在所述第一沟槽中形成选择性外延结构。[0091]如图9所示，再次打开第一沟槽103之后，在沟槽103中进行选择性外延生长，形成选择性外延结构109。例如在本实施例所述的硅衬底100上进行选择性外延的工艺条件如下：温度范围介于700～900℃，压力范围介于5～20Torr，氯化氢气体流量范围设为100～400sccm，二氯硅烷气体流量设为为100～300sccm，经过一段时间的反应后，得到选择性外
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延结构109。该选择性外延结构的生长厚度可以是
本实施例在形成选择性外延结构时分两步对衬底进行刻蚀，首先对衬底进行第一次刻蚀，形成第一沟槽，并在第一沟槽中填充第一阻挡层和第一牺牲层；然后对衬底上方的半导体结构进行刻蚀，显露上述第一牺牲层和第一阻挡层。之后对沟道孔进行清洗，然后对衬底进行第二次刻蚀，去除第一牺牲层和第一阻挡层，重新打开第一沟槽，在第一沟槽内生长选择性外延结构。由于分两步进行刻蚀，并且在第一次刻蚀之后形成上述第一阻挡层及第一牺牲层，减少了刻蚀半导体结构时对衬底的损伤，同时也减少了清洗形成沟道孔产生的副产物时对衬底的损伤。第二次刻蚀去除第一牺牲层和第一阻挡层时采用对衬底的选择比较高的清洗液，减少或者避免对衬底的损伤，由此保证良好的衬底条件，以形成均匀一致、与衬底的连接性好，且高度一致的选择性外延结构。[0093]实施例二
[0094]本实施例提供一种3D存储器件制造方法，如图10所示，该方法包括如下步骤：[0095]S201：根据本发明提供的选择性外延结构的形成方法形成选择性外延结构；[0096]同样参照图1-9，在形成有堆叠结构107的衬底100上形成沟道孔108，并在沟道孔底部的衬底100中的第一沟槽103中通过选择性外延生长形成选择性外延结构109。形成选择性外延结构109的过程与实施例一所述的步骤相同，在此不再赘述。[0097]S202：在沟道孔内依次形成存储器层及沟道层，所述沟道层与所述选择性外延结构连通；
[0098]如图11所示，首先在沟道孔108中沿侧壁依次沉积阻挡层1101、电荷俘获层1102和隧穿层1103。阻挡层的材料可以是高K电介质材料。高K电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高K电介质可以例如是氧化铝，氧化给，氧化锆等。阻挡层可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。电荷俘获层1102可以是浮置栅极结构，例如包括多晶硅材料。隧穿层1103是绝缘层，例如可以是氮化物绝缘层。如图11所示，阻挡层、电荷捕获层和隧穿层构成存储器层1301。[0099]如图11所示，在形成存储器层的过程中，沟道孔底部的选择性外延结构上方也同时沉积了上述阻挡层1101、电荷俘获层1102和隧穿层1103，为了形成与外延层109连通的沟道层，首先刻蚀沟道孔108底部的阻挡层1101、电荷俘获层1102和隧穿层1103，暴露出选择性外延结构109，然后，如图12所示，在沟道孔中沉积沟道层1104，该沟道层可以是单晶硅、单晶错、SiGe、Si:C、SiGe等。如所公知的，沟道孔108的中心区域还可以填充有隔离介质层1105，上述阻挡层1101、电荷俘获层1102、隧穿层1103、沟道层1104及隔离介质层1105形成完整的沟道结构110。[0100]S203：在堆叠结构中形成栅极结构。[0101]如图13所示，形成上述沟道结构110之后，首先湿法刻蚀去除堆叠结构107中的第二牺牲层1072，在第二牺牲层1072的位置处形成栅极沟槽112。例如，可以首先在堆叠结构中形成栅线缝隙，通过栅线缝隙注入腐蚀液去除第二牺牲层，该方法可以以本领域公知的常用手段进行，因此在此不再详细描述。[0102]然后，如图14所示，在栅极沟槽112中沉积金属导电层111，由此形成堆叠的栅极结构。
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如所公知的，还可以在栅线缝隙的侧壁位置形成栅极结构的绝缘隔离层，然后填
充导电材料形成共源极接触。
[0104]本实施例形成3D存储器时，首先采用上述方法形成选择性外延结构，然后在沟道孔内形成沟道结构，由于选择性外延结构上述良好特征，使得沟道结构中的沟道层与选择性外延结构的连接性好，保证良好的电性能，由此提高后续器件的良率。[0105]如上所述，本发明提供的选择性外延结构的形成方法及3D存储器制造方法，具备如下有益技术效果：
[0106]本发明的选择性外延结构的形成方法对衬底进行两步刻蚀，具体地首先对衬底进行第一次刻蚀，形成第一沟槽，并在第一沟槽中填充第一阻挡层和第一牺牲层；然后在衬底上方形成例如堆叠结构的半导体结构，对堆叠结构进行刻蚀，形成与第一沟槽对应的沟道孔。之后对沟道孔进行清洗，然后进行第二次刻蚀，去除第一牺牲层和第一阻挡层，重新打开第一沟槽，在第一沟槽内生长选择性外延结构。由于分两步进行刻蚀，并且在第一次刻蚀之后形成上述第一阻挡层及第一牺牲层，减少了形成沟道孔时对衬底的损伤，同时也减少了清洗形成沟道孔产生的副产物时对衬底的损伤。第二次刻蚀去除第一牺牲层和第一阻挡层时采用对衬底的选择比较高的清洗液，减少或者避免对衬底的损伤，由此保证良好的衬底条件，以形成均匀一致、与衬底的连接性好，且高度一致的选择性外延结构。[0107]在形成3D存储器时，首先采用上述方法形成沟道孔的选择性外延结构，然后在沟道孔内形成沟道结构，由于选择性外延结构的上述良好特征，使得沟道结构中的沟道层与选择性外延结构的连接性好，保证良好的电性能，由此提高后续器件的良率。[0108]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
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