理》科目期末试卷A（有答案）
一、选择题
1、某计算机主存空间为4GB，字长为32位，按字节编址，采用32位定长指令字格式。若指令按字边界对齐存放，则程序计数器（PC）和指令寄存器（IR）的位数至少分别是（ ）。
A.30，30 B.30，32 C.32，30 D.32，32
2、一般来说，变址寻址经常和其他寻址方式混合在起使用，设变址寄存器为X，形式地址为D，某机具有先间址寻址再变址寻址的方式，则这种寻址方式的有效地址为（ ）。 A.EA=D+（IX） B.EA=（D）+（IX） C.EA=（D+（IX））D.EA=D+IX 3、十进制数-0.3125的8位移码编码为（ ）。 A.D8H B.58H C.A8H D.28H
4、某机器字长为8位，采用原码表示法（其中一位为符号位），则机器数所能表示的范围是（ ）。
A.-127~+127 B.-127~+128 C.-128~+127 D.-128~+128
5、某数采用IEEE754标准中的单精度浮点数格式表示为C6400000H，则该数的值是（ ）。
A.-1.5×213 B.-1.5×212 C.-0.5×213 D.-0.5×212 6、下列关于虚拟存储器的说法，错误的是（ ）。 A.虚拟存储器利用了局部性原理
B.页式虚拟存储器的页面如果很小，主存中存放的页面数较多，导致缺页频率较低，换页次数减少，可以提升操作速度
C.页式虚拟存储器的页面如果很大，主存中存放的页面数较少，导致页面调度频率较高，换页次数增加，降低操作速度
D.段式虚拟存储器中，段具有逻辑独立性，易于实现程序的编译、管理和保护，也便于多道程序共享
7、地址线A15~A0（低），若选取用16K×1位存储芯片构成64KB存储器，则应由地址码（ ）译码产生片选信号。
A.A15，A14 B.A0，Al C.A14，A13 D.A1，A2 8、冯·诺依曼型计算机的设计思想主要有（ ）。 1.存储程序 Ⅱ.二进制表示 Ⅲ.微程序方式 Ⅳ.局部性原理 A. I，Ⅲ B.Ⅱ，Ⅲ C.IⅡ，IⅣ D.I，IⅡ
9、只有当程序要执行时，它才会去将源程序翻译成机器语言，而且一次只能读取、翻译并执行源程序中的一行语句，此程序称为（ ）。
A.目标程序 B.编译程序 C.解释程序 D.汇编程序 10、在异步通信方式中，一个总线传输周期的过程是（ ）。 A.先传送数据，再传送地址 B.先传送地址，再传送数据 C.只传输数据 D.无法确定
11、某机器I/O设备采用异步串行传送方式传送字符信息，字符信息格式为1位起始位、8位数据位、1位校验位和1位停止位。若要求每秒传送640个字符，那么该设备的有效数据传输率应为（ ）。
A.640b/s B.640B/s C.6400B/s D.6400b/s 12、微程序控制器中，机器指令与微指令的关系是（ ）。
A.一条机器指令由一条微指令来执行
B.一条机器指令由一段用微指令编成的微程序来解释执行 C.一段机器指令组成的程序可由一个微程序来执行 D.每一条微指令由一条机器指令来解释执行
13、组合逻辑控制器和微程序控制器的主要区别在于（ ）。 A.ALU结构不同 B.数据通路不同 C.CPU寄存器组织不同
D.微操作信号发生器的构成方法不同。
14、某计算机系统中，假定硬盘以中断方式与处理器进行数据输入/输出，以16位为传输单位，传输率为50KB/s，每次传输的开销（包括中断）为100个CPU时钟，处理器的主频为50MHz，请问硬盘数据传送时占处理器时间的比例是（ ）。 A.10% B.56.8% C.5% D.50% 15、在单级中断系统中，中断服务程序执行顺序是（ ）
a.保护现场：b.开中断；c.关中断：d.保存断点：e.中断事件处理：f.恢复现场：g.中断返回
A.a→e→f→b→g B. c→a→e→g C. c→d→e→f→g D. d→a→c→f→g
二、填空题
16、指令格式是指令用_______表示的结构形式，通常格式中由操作码字段和_______字段组成。
17、目前的CPU包括________、 ________和cache、
18、寻址方式按操作数的物理位置不同，多使用_______型和_______型，前者比后者执行速度快。
19、虚拟存储器指的是________层次，它给用户提供了一个比实际________空间大的多________空间。
20、字节多路通道可允许多个设备进行_______型操作，数据传送单位是_______ 21、指令字长度有______、______、______三种形式。
22、RISC的中文含义是________，CISC的中文含义是________。
23、PCI总线是当前流行的总线。它是一个高_________且与_________无关的标准总线。 24、主存储器的性能指标主要是_______、_______存储周期和存储器带宽。 25、RISC的中文含义是______，CISC的中文含义是______
三、名词解释题
26、自陷指令：特殊的处理程序，又叫中断指令.
27、指令模拟：
28、应用软件：
29、调相制PM：
四、简答题
30、说明存取周期和存取时间的区别。
31、什么是DMA方式？DMA的主要优点及适用场合？
32、在什么条件和什么时间，CPU可以响应I/0的中断请求？
33、比较水平微指令与垂直微指令的优缺点。
五、计算题
34、设浮点数字长为16位，其中阶码5位（含一位阶符），尾数11位（含一位数符），将十进制数+13/128写成：二进制定点数和浮点数，并分别写出它在定点机和浮点机中的机器数形式。
35、设某机主存容量为16MB，Cache的容量为8KB，且按字节编址。每字块8个字，每字32位。设计一个4路组相联映射的Cache组织。 1）画出主存地址字段中各段的位数。
2）设Cache初态为空，CPU依次从主存0，1，2，…，99号单元中读出100个字（主存一次读出一个字），并重复此次序10次，问命中率是多少？
3）若Cache速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？
4）系统的效率是多少？
36、某32位计算机，CPU主频为800MHz，Cache命中时的CPI为4，Cache块大小为32B；主存采用8体交叉存储方式，每个体的存储字长为32位、存储周期为40ns；存储器总线宽度为32位，总线时钟频率为200MHz，支持突发传送总线事务。每次读突发传送总线事务的过程包括送首地址和命令、存储器准备数据和传送数据。每次突发传送32B，传送地址或32位数据均需一个总线时钟周期。请回答下列问题，要求给出理由或计算过程。
1）CPU和总线的时钟周期各为多少？总线的带宽（即最大数据传输率）为多少？ 2）Cache缺失时，需要用几个读突发传送总线事务来完成一个主存块的读取？ 3）存储器总线完成一次读突发传送总线事务所需的时间是多少？
4）若程序BP执行过程中，共执行了100条指令，平均每条指令需进行1.2次访存，Cache缺失率为5%，不考虑替换等开销，则BP的CPU执行时间是多少？
六、综合题
37、某计算机存储器按字节编址，虚拟（逻辑）地址空间大小为16MB，主存（物理》地址空间大小为1MB，页面大小为4KB；Cache采用直接映射方式，共8行；
主存与Cache之闸交换的块大小为32B。系统运行到某一时刻时，页表的部分内容和Cache的部分的容如图3-50和图3-51所示，图中页框号及标记字段的内容为十六进制形式。 请回答下列问题：
1）虚拟地址共有几位，哪几位表示虚页号？物理地址共有几位？哪几位表示页框号（物人理页号）？
2）使用物理地址访问Cache时，物理地址应划分成哪几个字段？要求说明每个字段的位数及在物理地址中的位置。
3）虚拟地址001C60H所在的页面是否在主存中？若在主存中，则该虚拟地址对应的物理地址是什么？访问该地址时是否Cache命中？要求说明理由。
4）假定为该机配置一个4路组相连的TLB，该TLB共可存放8个页表项，若其当前内容（十六进制）如图所示，则此时虚拟地址024BACH所在的页面是否在主存中？要求说明理由。
38、若某计算机有5级中断，中断响应优先级为1>2>3>4>5，而中断处理优先级为1>4>5>2>3，要求：
1）设计各级中断服务程序的中断屏蔽位（假设1为屏蔽，0为开放）。
2）若在运行用户程序时，同时出现第2、4级中断请求，而在处理第2级中断过程中，又同时出现1、3、5级中断请求，试画出此时CPU运行过程示意图。
39、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。试问： 1）流水线的操作周期应设计为多少？
2）试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），试分析第2条指令要推迟多少时间进行才不会出错？
3）如果在硬件设计上加以改进，至少需要推迟多少时间？
参考答案
一、选择题
1、B
2、B。先间址后变址，这里需要理清“先间址”的这个间址指的是D，而不是1X，如果是IX的话那就变成了寄存器间接寻址了 3、B 4、A 5、A 6、B 7、A 8、D 9、C 10、B 11、B 12、B 13、D 14、C 15、A
二、填空题
16、二进制代码 地址码 17、控制器 运算器
18、RR RS
19、主存--外存 主存 虚拟地址 20、传输 字节
21、单字长 半字长 双字长
22、精简指令系统计算机 复杂指令系统计算机 23、带宽 处理器 24、存储容量 存取时间
25、精简指令系统计算机 复杂指令系统计算机
三、名词解释题
26、自陷指令：特殊的处理程序，又叫中断指令. 27、指令模拟：
在一种计算机上用软件来解释执行另一种计算机的指令。 28、应用软件：
完成应用功能的软件，专门为解决某个应用领域中的具体任务而编写。 29、调相制PM：
一种磁盘信息记录方式，在一个磁化元的中间位置，利用电流相位的变化进行写1或写0。
四、简答题
30、答：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期=存取时间+恢复时间
31、答：DMA直接访问存储器，一种高速输入输出的方法，能直接访问内存，可以减少cpu的IO的负担；适合大批量得数据传输；
32、答：CPU响应I/0中断请求的条件和时间是：当中断允许状态为1（EINT=1），且至少有一个中断请求被查到，则在一条指令执行完时，响应中断。
33、答：（1）水平型微指令并行操作能力强、效率高、灵活性强，垂直型微指令则较差。（2）水平型微指令执行一条指令的时间短，垂直型微指令执行时间长。（3）由水平型微指令解释指令的微程序，具有微指令字比较长，但微程序短的特点，而垂直型微指令正好相反。（4）水平型微指令用户难以掌握，而垂直型微指令与指令比较相似，相对来说比较容易掌握
五、计算题
34、解析：假设x=+13/128其二进制形式可以表示为：x=0.0001101000。 定点数表示：x=0.0001101000。
浮点数规格化表示：x=0.1101000000×2-11\"。 定点机中：[x]原=[x]补=[x]反=0.0001101000。 浮点机中：
[x]原=1，0011；0.1101000000。 [x]补=1，1101；0.1101000000。 [x]反=1，1100；0.1101000000。
35、解析：
1）主存地址字段如图所示。
2）由于Cache初态为空，因此CPU读0号单元时不命中，必须访存，同时将该字所在的主存块调入Cache（调入内存一定是一整块调入，而一块包括8个单元），接着CPU读1~7号单元均命中。同理，CPU读8，16，…，96号单元均不命中。可见，CPU在连续读100个字中共有13次未命中，而后9次循环读100个字全部命中，命中率为
100×10−13
×100%=98.7%
100×103）设主存存储周期为5t，Cache的存储周期为t，没有Cache的访问时间是5t×l000，有Cache存储周期为t×（1000-13）+5t×13，则有Cache和无Cache相比，速度提高的倍数为
5𝑡×1000
−1=3.75
𝑡(1000−13)+5𝑡×13
4）系统的效率为
𝑡
×100%=95%
0.987𝑡+(1−0.987)×5𝑡
36、解析：
1）CPU的时钟周期为1/800MHz=1.25ns。 总线的时钟周期为1/200MHz=5ns。
总线带宽为4B×200MHz=800MB/s或4B/5ns=800MB/s。
2）因为每次读突发传送32B，而Cache块大小恰好是32B，所以只需要1个读突发传送总线事务来完成一个主存块的读取。
3）一次读突发传送总线事务包括一次地址传送和32B数据传送：用1个总线时钟周期传输地址，即5ns；首先，根据低位交叉存储器的工作原理，数据全部读出需要40ns+（8-1）×5ns=75ns。但是，在第40ns时，数据的读取与传输是可以重叠的，所以只需要加上最后一个体读出的数据的传输时间即可，即5ns。故读突发传送总线事物时间为5ns+75ns+5ns=85ns。
4）BP的CPU执行时间包括Cache命中时的指令执行时间和Cache缺失时带来的额外开销。命中时的指令执行时间：100×4×l.25ns=500ns。指令执行过程中Cache缺失时的额外开销：1.2×100×5%×85ns=510ns。可得，BP的CPU执行时间：500ns+510ns=1010ns。
六、综合题
37、解析：1）由于虚拟地址空间大小为16MB，且按字节编址，因此虚拟地址共有24位（24=16M）。由于页面大小为4KB（212=4K），因此虚页号为前12位。由于主存（物理）地址空间大小为1MB，因此物理地址共有20位（220=lM）。由于页内地址有12位，因此20-12=8，即前8位为页框号。
2）由于Cache采用直接映射方式，因此物理地址应划分成3个字段，如下：
分析：由于块大小为32B，因此字块内地址占5位。又由于Cache共8行，因此字块标记占3位。综上所述，主存字块标记占20-5-3=12位。
3）虚拟地址001C60H的虚页号为前12位，即001H=1。查表可知，其有效位为1，故在内存中。虚页号为l对应页框号为04H，故物理地址为04C60H。由于采用的是直接映射方式，因此对应Cache行号为3。尽管有效位为1，但是由于标记位04CH#105H，故不命中。
4）由于采用了4路组相连的，因此TLB被分为2组，每组4行。因此，虚地址应划分成3个字段，如下：
将024BACH转成二进制为000000100100101110101100，可以看出组号为0。标记为00000010010，换成十六进制为000000010010（高位补一个0），即012H，从图3-51中的0组可以看出，标记为012H页面的页框号为1F，故虚拟地址024BACH所在的页面在主存中。
38、解析：
1）中断屏蔽是用来改变中断处理优先级的，因此这里应该是使中断屏蔽位实现中断处理优先级为1>4>5>2>3。也就是说，1级中断的处理优先级最高，说明1级中断对其他所有中断都屏蔽，其屏蔽字为全1：3级中断的处理优先级最低，所以除了3级中断本身之外，对其他中断全都开放，其屏蔽字为00100。以此类推，得到所有各级中断的中断服务程序中设置的中断屏蔽字见下表。
2）CPU运行程序的执行过程如下图所示。
具体过程说明如下：在运行用户程序时，同时出现2、4级中断请求，因为用户程序对所有中断都开放，所以，在中断响应优先级排队电路中，有2、4两级中断进行排队判优，根据中断响应优先级2>4，因此先响应2级中断。在CPU执行2级中断服务程序过程中，首先保护现场、保护旧屏蔽字、设置新的屏蔽字01100，然后，在具体中断处理前先开中断。一旦开中断，则马上响应4级中断，因为2级中断屏蔽字中对4级中断的屏蔽位是0，即对4级中断是开放的。在执行4级中断结束后，回到2级中断服务程序执行：在具体处理2级中断过程中，同时发生了1、3、5级中断请求，因为2级中断对1、5级中断开放，对3级中断屏蔽，所以只有1和5两级中断进行排队判优，根据中断响应优先级1>5，所以先响应1级中断。因为1级中断处理优先，级最高，所以在其处理过程中不会响应任何新的中断请求，直到1级中断处理结束，然后返回2级中断：因为2级中断对5级中断开放，所以在2级中断服务程序中执行一条指令后，义转去执行5级中断服务程序，执行完后回到2级
中断，在2级中断服务程序执行过程中，虽然3级中断有请求，但是，因为2级中断对3级中断不开放，所以，3级中断一直得不到相应。直到2级中断处理完回到用户程序，才能响应并处理3级中断。 39、解析：
1）流水线操作的时钟周期T应按4步操作中所需时问最长的一个步骤来考虑，所以T=100ns.
2）两条指令发生数据相关冲突的例子如下： ADD R1，R2，R3（R2）+（R3）→R1 （将寄存器R2和R3的内容相加存储到寄存器RI） SUB R4，R1，R5（R1）-（R5）→R4
（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4） 分析如下：首先这两条指令发生写后读（RAW）相关。两条指令在流水线中的执行情况见表。
ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆
（R1）。本来ADD指令应先写入R1，SUB指令后读R1，结果变成SUB指令先读R1.ADD指令后写R1，因而发生数据冲突。如果硬件上不采取措施，则第2条指令SUB至少应该推迟两个时钟周期（2×100ns），即SUB指令中的指令译码并取数周期应该在ADD指令的写回周期之后才能保证不会出错，见表。
3）如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）。因为在ADD指令中，运算周期就已经将结果得到了，可以通过数据旁路技术在运算结果得到的时候将结果快速地送入寄存器RI，而不需要等到写回周期完成，见表。
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