1 ．已知： [Y] 补=Y0.Y1Y2⋯Yn
求证： [-Y] 补=Y.Y Y⋯
0
1
2
Yn+2-n
证明：若 Y 为正值 则依定义有：
Y=[Y] 补=Y0.Y 1Y2⋯Yn
补=2+[-Y]=2+
[-Y]
Y0.Y1Y2⋯Yn)
(-
=2-Y 0.Y 1Y2⋯Yn
-n
=Y 0.Y 1Y2⋯Yn+2-n
若 Y 为负值 则依定义有：
Y=2-[Y] 补=2-Y0.Y1Y2⋯Yn
补=Y=2-Y0.Y1Y2
[-Y]
⋯
Yn
-n
=Y 0.Y 1Y2⋯Yn+2-n
所以命题成立。
2 ．已知： X= - 0.1011*2
-010
Y= + 0.1101*2 -011
-011
用变形补码求 X-Y= ？
11.0101 [E ] 补 = 11.110 依题意： [M ] 补 =
X
X
[M Y] 补 = 00.1101 [E Y] 补 = 11.101
解：（ 1）对阶
] 补 = 11.110- 11.101=00.001>0
ΔE = [E X] 补 - [E
Y
[E (X-Y) ] 补 = [E Y] 补 + ΔE = 11.110
[M Y] 补 ' = 00.01101 2）尾数相减
[M (X-Y) ] = [M X] 补 - [M Y] 补 =11.0101 -
00.01101=10.11101
(3) 规格化
[M (X-Y) ]
补
'
=11.011101 [E (X-Y) ] 补 ' =11.111
4）0 舍 1 入处理
[M (X-Y) ] 补 =11.0111
5）判别溢出
[E （X-Y） ] 补 ' =11.101 无溢出
所以： X-Y= - 0.1001*2 -001
3.
某机 CPU可提供 16 条地址线，8 条数据线，1 条控制
线（ R/W）， R/W = 1 表示读， R/W = 0 表示写。现用存储器总容量为 8KB。拟采用 2K*4 位的 RAM芯片。
（ 1）画出 CPU与 RAM之间的连接图。
2）说明该 RAM的地址范围
该 RAM的地址范围为 0000H---1FFFH
4.
某机主存容量为 64K*16 位，采用单字长，单地址指
令，共 有 60 条。试采用直接、间接、变址、相对这四种寻址方式设计指令格 式，并说明每一种寻址方式的寻址范围及有效地址计算方法。
址为依题意：指令为单字长，即指令长度为 16 位。 指令共有 60 条，即指令的操作码字段需要 6 位（ 26=64）。
指令有四种寻址方式，即寻址方式的控制码需要 2 位（ 22=4）
指令为单地址指令，即指令的地址码字段有 8位（16-6-2=8 ）
假设：
I = 00 为直接寻址方式，其寻址范围为 2 8=256B。有效地
A 。
I = 01 为间接寻址方式，间址寄存器默认为 C（ 16
位），其寻 址范围为 216*2 8=16MB。有效地址为 [C]+A 。
I = 10 为变址寻址方式，变址寄存器默认为 D（ 16
位），其寻
址范围为 216*2 8=16MB。有效地址为 [D]+A 。
I = 11 为相对寻址方式，其寻址范围为 2 8=256B。有效地
址为 [PC]+A 。
5.
某微程序控制器中，采用水平型直接控制微指令格
式，断定 方式，已知全机共有微命令 20 个，可判定的外部条件有 4 个，控制存 储器容量为 128*30 位。
（1）设计出微指令具体格式。
依题意：控制存储器容量为 128*30 位，即微指令字长为
30 位， 下址字段需 7 位（ 27=128）。
全机共有微命令 20个，即微指令的控制字段为 20 位。 可判定的外部条件有 4 个，即微指令的转移条件码需 2 位（22=4） 微指令具体格式如下：
2）画出该控制器结构框图
北京邮电大学 98 年硕士研究生入学试题
1 ．已知： X= - 7. 25
Y= + 28.5625
（1）将 X、Y分别转换成二进制浮点数（阶码占 4 位，尾数占
10 位，各包括一位符号位）
解：X= - 7. 25 = - 111. 01 )2 = - 0. 111010000* 2
0011
Y= + 28.5625 = (11100. 1001) 2 = 0. 111001001* 2
0101
( 2)用变形补码求 X-Y= ？
依题意： [M ] 补 = 11.000110000 [E ] 补 = 00.011
X
X
[M Y] 补 = 00.111001001 [E Y] 补 = 00.101
解：( 1)对阶
ΔE = [E X] 补 - [E Y] 补 = 00.011- 00.101=11.010< 0
[E (X-Y) ] 补 = [E x] 补 + ΔE = 00.101 [M x] 补 ' = 11.110001100
( 2)尾数相减
[M (X-Y) ] 补 = [M X] 补 - [M Y] 补
=11.110001100 - 00.111001001 =10.111000011
(3)规格化
[M (X-Y) ]补 ' =11.0111000011 [E (X-Y) ] 补' =00.110
(4) 0舍 1入处理
[M (X-Y) ]补 ' =11.011100010
( 5)判别溢出
[E (X-Y) ]补' =00.110 无溢出
所以： X-Y= - 0.100011110*2 0110
2 ．某机字长 32 位，浮点数表示时，阶码占 8 位，尾数占 24
位，
各包括一位符号位。问：
1）带符号定点小数的最大表示范围是多少？
答：0. 11111111111111111111111*2 0 ≥ X ≥ -0.
11111111111111111111111*20
即: 1-2 -23 ≥ X ≥ - ( 1-2 -23 )
2）带符号定点整数的最大表示范围是多少？
答： 11111111111111111111111*21111111 ≥ X ≥
11111111111111111111111*21111111
1111111
即: (2 23 -1)*2 127 ≥ X ≥ - ( 2 23 -1 )*2 127
3）浮点数表示时，最大的正数是多少？
答： 11111111111111111111111*21111111 即: (2 23 -1 )*2 127
4）浮点数表示时，最大的负数是多少？
答： - 0.00000000000000000000001*2 -1111111
即: - 2
-23
*2 -127 = - 2 -150
5）浮点数表示时，最小的规格化正数是多少？
答： 0.10000000000000000000000*2 -1111111 即: 0.1*2 = 2
3. 已知： [X] 原=X.XX⋯
0
1
2
0
1
2
n
-127 -128
Xn (-1 0 则依定义有： X= - 0.X X⋯ 1 2 Xn [X] 补=2+X=2+(- 0.X 1X2⋯Xn ) =2-0.X 1X2⋯Xn -n =1.X 1X2⋯Xn+2-n -n =X 0.X 1X2⋯Xn+2-n 所以命题成立。 4. 计算机系统中， CPU与 I/O 设备交换信息的方式有哪 几种？ 分别说明它们的主要特点。 答：一般将 CPU与 I/O 设备交换信息的方式分为五种。 （ 1）程序直接控制方式 特点：① 控制方式简单。 ② CPU 与外围设备只能串行工作，使 CPU的 大量 时间用于等待空闲状态，而降低系统效率。 2）程序中断控制方式 特点：① 用于低速的 I/O 设 备，可使工作效率大大提高。 ② 用于高速的 I/O 设备成批交换数据时， 会造成 数据丢失。 （ 3）DMA控制方式 特点： ① 在高速的 I/O 设备与主存之间建立直接的数据 交换通 道来成批交换数据，仅在数据块传送的始末需 CPU干预。 ② 需要有专门的硬件 DMA控制器， 在外围 设备较 多是，会引起访问主存的冲突，增加管理和控制的难度。 （ 4）I/O 通道控制方式： 特点：① 能独立地执行用通道命令编写的 I/O 控制程序。 ② 需要在 CPU的 I/O 指令指挥下启停或改 变工作 状态。 （5）外围处理机控制方式： 特点：① 用一个外围处理机（或者就是一台通用计算机）来管 理外部设备 ② 能独立于主机工作。 某机 CPU可寻址的最大空间为 64KB，存储器按字节编址， CPU 5. 的数据总线宽度为 8 位，可提供一个控制信号为 RD。目前系统中使用的 存储器容量为 8KB。其中： 4KB为 ROM，拟采用 2K*8 位的 ROM芯片，其 地址范围为 0000H--0FFFH。4KB为 RAM，拟采用 4K*2 位的 RAM芯片， 其 地址范围为 4000H--4FFFH。 （1）需 ROM和 RAM芯片各多少片？ 解：依题意 ROM为 4KB，拟采用 2K*8 位的 ROM芯片，则需 ROM芯 片为 2 片， 进行位扩展。 RAM为 4KB，拟采用 4K*2 位的 RAM芯片，则需 RAM芯 片为 4 片， 进行字扩展。 2）画出 CPU与存储器之间的连接图 1X2⋯Xn 求证： [X] 补= 1 .X 1 X2 ⋯ Xn+0. 00 01 证明：因为 X 为负值 则依定义有： [X] 补=2+X=2+(- 0.X 1 X2 ⋯ Xn ) =2-0.X 1 X2⋯北京 邮电 大学 99 年 硕士 研究 生入 学试 题 1．已 知： X= - Xn 0.X =1.X -n 1X2 ⋯Xn+2-n =1.X 1X2⋯Xn + 0. 00 ... 01 所以命题成立。 2 ．已知： - 0. 1000101*2 -111-111 X= Y= + 0.0001010*2 -100 （ 1）用补码运算求 X+Y=？并判断是否产生溢出？题意： [MX ]补 = 11.0111011 [E X ]补 = 11.001 [MY ]补 = 00.0001010 [E Y]补 = 11.100 解： ① 对阶 ΔE = [E X] 补- [E Y] 补 = 11.001- 11.100=11.101< 0 [E (X+Y) ] 补 = [E x] 补 + ΔE = 11.100 [M x] 补 ' = 11.1110111011 ② 尾数相加 [M (X+Y) ] 补 = [M X] 补 + [M Y] 补 = 11.1110111011 + 00.0001010 依 = 00.0000001011 ③ 规格化 [M (X+Y) ] 补 ' =00.1011 [E (X+Y) ] 补 ' =10.110 ④ 0 舍1 入处理 [M (X+Y)] 补 ' =11.011100010 ⑤ 判别溢出 [E (X-Y) ] 补 ' =10.110 溢出 ( 2)用补码运算求 X-Y= ？并判断是否产生溢出？ [MX ]补 = 11.0111011 [E X ]补 = 11.001 [MY ]补 = Y]补 = 11.100 解：① 对阶 ΔE = [E X] 补- [E Y] 补 = 11.001- 11.100=11.101< 0 [E (X+Y) ] 补 = [E x] 补 + ΔE = 11.100 [M x] 补 ' = 11.1110111011 ② 尾数相减 依题 意：00.0001010 [E [M (X-Y) ] 补 = [M X] 补 - [M Y] 补 =11.1110111011 - 00.0001010 =11.1101101011 ③ 规格化 [M (X-Y) ] 补 ' =11.01101011 [E (X-Y) ] 补 ' =11.010 ④ 0 舍 1 入处理 [M (X-Y) ] 补 ' =11.0110110 ⑤ 判别溢出 [E (X-Y) ] 补 ' =11.010 无溢出 -110 所以： X-Y= - 0.1001010*2 -110 3 ．某机字长 32 位，共有机器指令 100 条，指令单字 长，等长 操作码。 CPU内部有通用寄存器 32 个，可作变址寄存器用， 存储器按字 节编址，指令拟用直接寻址、间接寻址、变址寻址和相对寻址等四种寻 址方式。 1）分别画出采用四种不同寻址方式的单地址指令的指令格式。 （2）采用直接寻址和间接寻址方式时，可直接寻址的存 储器空 间各是多少？ （ 3）写出四种寻址方式下，有效地址 E 的表达式。 答：依题意 机器字长 32 位，指令单字长。即：指令字长为 32 位。 机器指令 100 条，等长操作码。即：指令的操作码字段 长为 7 位（ 27=128）。 通用寄存器 32 个，可作变址寄存器用。即：变址寄存器 的编码 需 5 位（ 25=32）。 指令拟用直接寻址、间接寻址、变址寻址和相对寻址等四 种寻 址方式。即：寻址方式的编码需 2 位（ 2=4）。 假定寻址方式的编码为： 00 直接寻址、 01 间接寻址、 10 变址寻址、 11 相对寻 址。 则直接寻址方式的单地址指令的指令格式为： 可直接寻址的存储器空间为 223=8MB 有效地址 E = 指令中的地址码 间接寻址方式的单地址指令的指令格式为： 可直接寻址的存储器空间为 28*223=2GB 有效地址 E = 指令中的地址码 + 间址寄存器的内容 变址寻址方式的单地址指令的指令格式为： 有效地址 E = 指令中的地址码 + 变址寄存器的内容 相对寻址方式的单地址指令的指令格式为： 有效地址= 指令中的地址码 + 程序计数器 PC的内容 E 4. 某机采用微程序控制方式，微指令字长为 24 位，采用 水平 型编码控制的微指令格式，断定方式，共有微命令 30 个构成 4 个相斥 类，各包含 5个，8个，14个和 3个微命令，外部条件有 4个。 （ 1）控制存储器的容量应为多少？ （2）设计出微指令的具体格式。 答：依题意 ①共有微命令 30个构成 4 个相斥类 其中：包含 5 个微命令（另加一个不发微命令的编码），需 位编码。 包含 8 个微命令（另加一个不发微命令的编 码）， 需 4 位编码。 包含 14 个微命令（另加一个不发微命令的编 码） 需 4 位编码。 包含 3 个微命令（另加一个不发微命令的编 3 码）， 需 2 位编码。 即：控制字段共需 13 位。 ②断定方式，外部条件有 4 个 ，即：转移条件码需 2 位，转移 判定 1 位。 ③微指令字长为 24 位，即：下址字段为 24-13-2-1=8 位。 可得：控制存储器的容量应为 28=256*24 位。 微指令的具体格式如下： 5. 某机 CPU可输出数据线 8 条，地址线 20条（ A19-A0），控制 线 1 条（WE）。目前使用的存储空间为 48KB。其 中： 16KB为 ROM，拟采 用 8K*8 位的 ROM芯片， 32KB 为 RAM，拟采用 16K*4 位的 RAM芯片。 （1）需 ROM和 RAM芯片各多少片？ 解：依题意 ROM为 16KB，拟采用 8K*8 位的 ROM芯片，则需 ROM芯片为 2 片， 进行位扩展。 RAM为 32KB，拟采用 16K*4 位的 RAM芯片，则需芯片为 4 片，进行字位同时扩展。 （ 2）画出 CPU与存储器之间的连接图。 RAM 3）写出 ROM和 RAM的地址范围 ROM的地址范围为： 0000H--3FFFH RAM的地址范围为： 4000H--BFFFH 北京邮电大学 2000 年硕士研究生入学考试试题 一、（计算机组成原理）（ 10 分） 已知 X＝＋ 12.75 ， Y＝－ 25.375 ， 请用变形补码计算 X＋Y＝？ X－Y＝？并判定是否产生了溢出？ 二、（计算机组成原理）（ 5 分） 已知： [X] 补 =1.X1X2X3X4X5X6 求证： [X] 原=1.X1X2X3X4X5X6 + 2-6 三、（计算机组成原理）（ 10 分） 某机字长 32位，存储器按字节编址， CPU可提供数据总线 8 条（D7-D0）， 地址总线 18条（ A17-A0），控制线 1 条（WE），目前使用的存储空间为 16KB， 全部用 4Kx4（位）的 RAM芯片构成，要求其地址范围为 08000H－0BFFFH（ 可有 地址重叠区）。 请回答下列问题： （ 1）该 CPU可访问的最大存储空间是多少？ 2）目前使用的存储空间需要多少个上述 RAM芯片？ 3）画出 CPU与 RAM芯片之间的连接图（要求用 138 译码器 实现地址 译码） （ 4）如果该系统中存储器按字编址，那么该 CPU可访问的最大 存储空 间是多少？ 四、（计算机组成原理）（ 5 分） 某计算机系统采用的中断系统中， 禁止中断嵌套， 请用框图 形式说明一 次中断处理的全过程，并作简要说明。 五、（计算机组成原理）（ 12 分） 某机字长对位，指令单字长，指令系统中具有二地址指令、一 地址指令 和零地址指令各若干条，已知每个地址长 12 位，采用扩展操作码方式，问该指 令系统中的二地址指令，一地址指令、零地址指令各最多能有多少条？ 六、（计算机组成原理）（ 8 分） 某机字长 32 位，定点表示时，最高位为符号位，浮点表示时， 阶码占 10 位，尾数占 22位（各包含一位符号位，要求用补码考虑数的大小）。 请回答下列问题： （ l ）带符号定点小数的表示范围是多少？ 2）浮点表示时，负数的表示范围是多少？ 北京邮电大学 2001 年硕士研究生入学考试试题 计算机组成原理）（ 5 分） 已[X] 补 =X0.X1X2...Xn 知： 求-n -n [-X] 补 = X0.X1X2...Xn + 2 证： 计算机组成原理）（ 10 分） 已知： X ＝－ -011 0.10111101 * 2 -011 ＋011 ＋ Y＝ ＋0.00000101 * 2 求： X＋Y＝？ X- Y＝？ 三、（计算机组成原理）（ 15 分） 某机字长 32位，采用微程序控制方式，微指令字长 40 位，采 用水平型 直接控制与编码控制相结合的微指令格式、断定方式，共有 微命令 40 个，其中 有 10 个微命令采用直接控制方式， 30 个微命令采用编码控制方式，共构成 4 个 相斥类，各包含 4个、16个、8个和 2个微命令，可判定的外部条件有 4个（ CF、 ZF、SF、和 OF）。 1）设计出微指令的具体格式； 2）控制存储器容量可达到多 少位？ 3）画出微程序控制器的结构框图 四、（计算机组成原理）（ 15 分） 某计算机系统中， CPU可输出 20条地址线（ A19⋯条数据线 A0）， 8 （D7⋯D0）和 1 条控制线（ WE），主存储器按字节编址， 由 8KB ROM和 32KB RAM 构成，拟采用 8K X 4（位）的 ROM芯片 2 片，32K X 2（位）的 RAM芯片 4 片。 要求 ROM的地址范围为 18000H－ 19FFFH，RAM的地址范围为 98000H－9FFFFH， 画出 CPU与主存储器的连接图。 五、（计算机组成原理）（ 12 分） 某机字长 64位，加法器中每 4 位构成一个小组，每 4个小组 构成一个 大组，全加器的进位延迟时间为 20ns，求和延迟时间为 30ns，小组内并行进位 的廷迟时间、大组内和大组间的共行进位的延迟时间均为 20ns。 1）该加法器采用串行进位方式时，完成一次加法需要多少时 间？ （2）该加法器采用单级分组时，小组内采用并行进位，小组间 采用串 行进位，完成一次加法需要多少时间？ （3）该加法器采用两级分组时，小组内采用并行进位，大组内也采用 并行进位，大组间采用串行进位，完成一次加法需要多少时间？ （4）该加法器采用两级分组时，小组内、大组内、大组间均采 用并行 进位时，完成一次加需要多少时间？ 因篇幅问题不能全部显示，请点此查看更多更全内容