组合逻辑电路实验报告

实验目的 1．掌握组合逻辑电路的分析方法与测试方法 2．了解组合电路的冒险现象及其消除方法 实验原理 1．组合电路是最常见的逻辑电路，可以用一些常用的门电路来组合成具有其它功能的门电路。 2．组合电路的分析是根据所给的逻辑电路，写出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能。 3．组合电路设计过程是在理想情况下进行的，即假设一切器件均没有延迟效应，但实际上并非如此，信号通过任何导线或器件都需要一段响应时间，由于制造工艺上的原因，各器件延迟时间的离散性很大，这就有可能在一个组合电路中，在输入信号发生变化时，有可能产生错误的输出。这种输出出现瞬时错误的现象称为组合电路的冒险现象（简称险象）。本实验仅对逻辑冒险中的静态O型与1型冒险进行研究。 图6-1：O型静态险象 如图6-1所示电路

其输出函数Z=A+A，在电路达到稳定时，即静态时，输出F总是1。然而在输入A变化时（动态时）从图6-1（b）可见，在输出Z的某些瞬间会出现O，即当A经历1→0的变化时，Z出现窄脉冲，即电路存在静态O型险象。

进一步研究得知，对于任何复杂的按“与或”或“或与”函数式构成的组合电路中，只要能成为A+A或AA的形式，必然存在险象。为了消除此险象，可以增加校正项，前者的校正项为被赋值各变量的“乘积项”，后者的校正项为被赋值各变量的“和项”。

还可以用卡诺图的方法来判断组合电路是否存在静态险象，以及找出校正项来消除静态险象。 实验设备与器件 1．+5V直流电源 2．双踪示波器 3．连续脉冲源 4．逻辑电平开关 5．0-1指示器

6．CC4011、CC4030、CC4071 实验内容 1．分析、测试用与非门CC4011组成的半加器的逻辑功能 2．分析、测试用异或门CC4030和与非门CC4011组成的半加器逻辑电路 3．分析、测试全加器的逻辑电路 （1）写出图6-5电路的逻辑表达式 图6-5：由与非门组成的全加器电路 （2）列出真值表 Ai 0 0 1 1 0 Bi 0 1 0 1 0 Di-1 S 0 0 0 0 1 X1 X2 X3 Di Gi 0 1 1 1 0 1 1 1 1 （3）根据真值表画出逻辑函数Si、Ci的卡诺图

（4）按图6-5要求，选择与非门并接线，进行测试，将测试结果填入下表，并与上面真值表进行比较逻辑功能是否一致。 Ai 0 0 1 1 0 0 1 1 Bi 0 1 0 1 0 1 0 1 Di-1 0 0 0 0 1 1 1 1 Di Gi 4．分析、测试用异或门、或非门和非门组成的全加器逻辑电路。

根据全加器的逻辑表达式

全加和Di =（Ai⊕Bi）⊕Di-1 进位Gi =（Ai⊕Bi）·Di-1+Ai·Bi

可知一位全加器可以用两个异或门和两个与门一个或门组成。 （1）画出用上述门电路实现的全加器逻辑电路。 （2）按所画的原理图，选择器件，并在实验箱上接线。 （3）进行逻辑功能测试，将结果填入自拟表格中，判断测试是否正确。 5．观察冒险现象

按图6-6接线，当B=1，C=1时，A输入矩形波（f=1MHZ以上），用示波器观察Z输出波形。并用添加校正项方法消除险象。

六、实验报告 1．整理实验数据、图表，并对实验结果进行分析讨论。 2．总结组合电路的分析与测试方法，对险象进行讨论。