(12)发明专利申请
(10)申请公布号 CN 111953339 A(43)申请公布日 2020.11.17
(21)申请号 202010838475.3(22)申请日 2020.08.19
(71)申请人 西安微电子技术研究所
地址 710065 陕西省西安市雁塔区太白南
路198号(72)发明人 李海松 王斌 赵雁鹏 岳红菊
高利军 杨博 党秋实 (74)专利代理机构 西安通大专利代理有限责任
公司 61200
代理人 陈翠兰(51)Int.Cl.
H03L 7/08(2006.01)H03L 7/18(2006.01)
权利要求书3页 说明书9页 附图2页
(54)发明名称
一种锁相环快速锁定鉴频电路(57)摘要
本发明提供一种锁相环快速锁定鉴频电路，包括依次连接的分频模块、采样模块、比较模块和使能模块；所述分频模块的输入端分别接入锁相环参考时钟信号FREF、环路反馈时钟信号FFB和复位信号RESET；分频模块的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2和通路二采样数据D2分别与采样模块的输入端相连；所述采样模块输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块的输入端相连；电路结构简单，易于实现，可大幅缩小锁相环从上电启动到输出频率稳定达到预定指标所需的时间。
CN 111953339 ACN 111953339 A
权 利 要 求 书
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1.一种锁相环快速锁定鉴频电路，其特征在于，包括依次连接的分频模块(821)、采样模块(822)、比较模块(823)和使能模块(824)；
所述分频模块(821)的输入端分别接入锁相环参考时钟信号FREF、环路反馈时钟信号FFB和复位信号RESET；分频模块(821)的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2和通路二采样数据D2分别与采样模块(822)的输入端相连；
所述采样模块(822)输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块(823)的输入端相连；
所述比较模块(823)的输出信号通路一比较结果S1和通路二比较结果S2以及控制信号鉴频鉴相正脉冲FUP和冲鉴频鉴相负脉冲FDN分别与使能模块(824)的输入端相连；
所述使能模块(824)输出快速锁定正脉冲SUP和快速锁定负脉冲SDN。2.根据权利要求1所述一种锁相环快速锁定鉴频电路，其特征在于，所述分频模块(821)包括四个触发器和四个反相器；
所述四个触发器包括第一触发器dff1、第四触发器dff4、第七触发器dff7和第十触发器dff10；
所述四个反相器包括第一反相器inv1、第二反相器inv2、第三反相器inv3和第四反相器inv4；
所述分频模块(821)的输入端分别与锁相环输入参考时钟FREF、环路反馈时钟FFB和复位信号RESET相连；
锁相环输入参考时钟FREF与第一触发器dff1和第十触发器dff10的时钟输入端CK相连，环路反馈时钟FFB与第四触发器dff4和第七触发器dff7的时钟输入端CK相连，复位信号RESET与第一触发器dff1、第四触发器dff4、第七触发器dff7和第十触发器dff10的复位端R相连；
第一触发器dff1的输出端Q与第一反相器inv1的输入端和分频模块(821)的输出端第一负相分频时钟CKN1相连，第一反相器inv1的输出端与第一触发器dff1的数据端D和分频模块(821)的输出端第一正相分频时钟CKP1相连，第二触发器dff2的输出端Q与第二反相器inv2的输入端和分频模块(821)的输出端通路一采样数据D1相连，第二反相器inv2的输出端与第四触发器dff4的数据端D相连，第七触发器dff7的输出端Q与第三反相器inv3的输入端和分频模块(821)的输出端第二负相分频时钟CKN2相连，第三反相器inv3的输出端与第七触发器dff7的数据端D和分频模块(821)的输出端第二正相分频时钟CKP2相连，第十触发器dff10的输出端Q与第四反相器inv4的输入端和分频模块(821)的输出端通路二采样数据D2相连，第四反相器inv4的输出端与第十触发器dff10的数据端D相连。
3.根据权利要求2所述一种锁相环快速锁定鉴频电路，其特征在于，所述锁相环输入参考频率FREF通过分频模块(821)分为两路输出，一路输出占空比为50％的互补时钟第一正相分频时钟CKP1和第一负相分频时钟CKN1，一路输出被采样信号通路二采样数据D2；
锁相环环路反馈频率FFB通过分频模块(821)分为两路输出，一路输出占空比为50％的互补时钟第二正相分频时钟CKP2和第二负相分频时钟CKN2，一路输出被采样信号通路一采样数据D1。
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权 利 要 求 书
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4.根据权利要求1所述一种锁相环快速锁定鉴频电路，其特征在于，所述采样模块(822)包括八个触发器，包括第二触发器dff2、第三触发器dff3、第五触发器dff5、第六触发器dff6、第八触发器dff8、第九触发器dff9、第十一触发器dff11和第十二触发器dff12；
所述分频模块(821)的输出信号第一正相分频时钟CKP1与第二触发器dff2和第三触发器dff3的时钟输入端CK相连，分频模块(821)的输出信号第一负相分频时钟CKN1与第五触发器dff5和第六触发器dff6的时钟输入端CK相连，分频模块(821)的输出信号通路一采样数据D1与第二触发器dff2和第五触发器dff5的数据输入端D相连，分频模块(821)的输出信号第二正相分频时钟CKP2与第八触发器dff8和第九触发器dff9的时钟输入端CK相连，分频模块(821)的输出信号第二负相分频时钟CKN2与第十一触发器dff11和第十二触发器dff12的时钟输入端CK相连，分频模块(821)的输出信号通路二采样数据D2与第八触发器dff8和第十一触发器dff11的数据输入端D相连，复位信号RESET与第二触发器dff2、第三触发器dff3、第五触发器dff5、第六触发器dff6、第八触发器dff8、第九触发器dff9、第十一触发器dff11和第十二触发器dff12的复位端R相连，第二触发器dff2的数据输出端Q与第三触发器dff3的数据输入端D和采样模块(822)输出的第三比较信号Q3相连，第三触发器dff3的数据输出端与采样模块(822)输出的第一比较信号Q1相连，第五触发器dff5的数据输出端Q与第六触发器dff6的数据输入端D、采样模块(822)输出的第四比较信号Q4相连，第六触发器dff6的数据输出端与采样模块(822)输出的第二比较信号Q2相连，第八触发器dff8的数据输出端Q与第九触发器dff9的数据输入端D和采样模块(822)输出的第七比较信号Q7相连，第九触发器dff9的数据输出端与采样模块(822)输出的第五比较信号Q5相连，第十一触发器dff11的数据输出端Q与第十二触发器dff12的数据输入端D和采样模块(822)输出的第八比较信号Q8相连，第十二触发器dff12的数据输出端与采样模块(822)输出的第六比较信号Q6相连。
5.根据权利要求4所述一种锁相环快速锁定鉴频电路，其特征在于，所述采样模块(822)通过时钟信号第一正相分频时钟CKP1与第一负相分频时钟CKN1对信号通路一采样数据D1进行采样，连续输出第一比较信号Q1、第二比较信号Q2、第三比较信号Q3和第四比较信号Q4；采样模块(822)通过时钟信号第二正相分频时钟CKP2与第二负相分频时钟CKN2对信号通路二采样数据D2的采样，连续输出第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8。
6.根据权利要求1所述一种锁相环快速锁定鉴频电路，其特征在于，所述比较模块(823)包括六个异或门和两个与非门；
所述六个异或门包括第一异或门xor1、第二异或门xor2、第三异或门xor3、第四异或门xor4、第五异或门xor5和第六异或门xor6；
所述两个与非门包括第一与非门an通路一采样数据D1和第二与非门an通路二采样数据D2；
所述比较模块(823)输入的第一比较信号Q1与第一异或门xor1的输入端a相连，比较模块(823)输入的第二比较信号Q2与第一异或门xor1的输入端b和第二异或门xor2的输入端b分别相连，比较模块(823)输入的第三比较信号Q3与第二异或门xor2的输入端a和第三异或门xor3的输入端a分别相连，比较模块(823)输入的第四比较信号Q4与第三异或门xor3的输入端b相连，比较模块(823)输入的第五比较信号Q5与第四异或门xor4的输入端a相连，比较
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权 利 要 求 书
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模块(823)输入的第六比较信号Q6与第四异或门xor4的输入端b和第五异或门xor5的输入端b分别相连，比较模块(823)输入的第七比较信号Q7与第五异或门xor5的输入端a和第六异或门xor6的输入端a分别相连，比较模块(823)输入的第八比较信号Q8与第六异或门xor6的输入端b相连，第一异或门xor1的输出端y与第一与非门an通路一采样数据D1的输入端a相连，第二异或门xor2的输出端y与第一与非门an通路一采样数据D1的输入端b相连，第三异或门xor3的输出端y与第一与非门an通路一采样数据D1的输入端c相连，第一与非门an通路一采样数据D1的输出端y与比较模块(823)的输出端通路一比较结果S1相连，第四异或门xor4的输出端y与第二与非门an通路二采样数据D2的输入端a相连，第五异或门xor5的输出端y与第二与非门an通路二采样数据D2的输入端b相连，第六异或门xor6的输出端y与第二与非门an通路二采样数据D2的输入端c相连，第二与非门an通路二采样数据D2的输出端y与比较模块(823)的输出端通路二比较结果S2相连。
7.根据权利要求1所述一种锁相环快速锁定鉴频电路，其特征在于，所述使能模块(824)包括一个触发器、一个与非门、一个或门和一个或非门；
所述使能模块(824)的输入端通路一比较结果S1、通路二比较结果S2分别与第三与非门and3的输入端a和输入端b相连，第三与非门and3的输出端y与第十三触发器dff13的时钟输入端CK相连，使能模块(824)的输入端RESET与第十三触发器dff13的复位端相连，第十三触发器dff13的数据输入端D与电源电压VDD相连，第十三触发器dff113的输出端Q与或门or1的输入端a和或非门nor1的输入端a相连，使能模块(824)的输入端鉴频鉴相正脉冲FUP与或门or1的输入端b相连，使能模块(824)的输入端鉴频鉴相负脉冲FDN与或非门nor1的输入端b相连，或门or1的输出端y与使能模块(824)的输出端快速锁定正脉冲SUP相连，或非门nor1的输出端y与使能模块(824)的输出端快速锁定负脉冲SDN相连。
8.一种快速锁定锁相环电路结构，其特征在于：包括依次连接的鉴频鉴相器(811)，电荷泵(812)，低通滤波器(813)，快速充放电路(814)和压控振荡器(815)，连接在压控振荡器(815)和鉴频鉴相器(811)之间的分频器(816)，以及连接快速充放电路(814)的快速锁定鉴频电路(817)；所述的快速锁定鉴频电路(817)采用如权利要求1-7的任意一项所述的锁相环快速锁定鉴频电路。
9.根据权利要求8所述的一种快速锁定锁相环电路结构，其特征在于：所述的鉴频鉴相器(811)的输入端分别连接锁相环参考时钟FREF和环路反馈时钟FFB；鉴频鉴相器(811)输出的鉴频鉴相负脉冲FDN和鉴频鉴相正脉冲FUP分别与电荷泵(812)的输入端相连；电荷泵(812)的输出端与低通滤波器(813)的输入端相连；所述低通滤波器(813)的输出端分别与快速充电路(814)的晶体管Mp漏端、快速充放电路(814)的晶体管Mn漏端和压控振荡器(815)的输入端相连；压控振荡器的(815)输出端与分频器(816)的输入端相连，分频器(816)的输出端与鉴频鉴相器(811)的输入端相连；
所述快速锁定鉴频电路(817)的输入端分别连接复位信号RESET、锁相环参考时钟FREF、环路反馈时钟FFB、鉴频鉴相器(811)的输出信号鉴频鉴相负脉冲FDN和鉴频鉴相器(811)的输出信号鉴频鉴相正脉冲FUP；快速锁定鉴频电路(817)输出快速锁定正脉冲SUP和快速锁定负脉冲SDN分别接入快速充放电路(814)晶体管Mp的栅端和快速充放电路(814)晶体管Mn的栅端。
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说 明 书
一种锁相环快速锁定鉴频电路
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技术领域
[0001]本发明涉及半导体集成电路领域，具体涉及锁相环快速锁定频率鉴频电路设计领域，具体为一种锁相环快速锁定鉴频电路。背景技术
[0002]锁相环电路可以产生精准的时钟信号或频率信号，具有结构简单、功耗低、性能可靠、工作频率高、易于兼容CMOS工艺等优点。在无线和通信系统、硬盘驱动装置、高速数字电路和设备中都可以找到锁相环的广泛应用。锁相环已经成为集成电路系统中不可或缺的一个基本模块，如锁相环作为时钟产生器为CPU等数字系统提供低抖动的时钟信号；锁相环作为频率合成器为无线系统提供精准的时钟信号；锁相环还可以作为时钟/数据恢复电路用于恢复信道中的数字和同步时钟信号。
[0003]锁定时间指锁相环从上电启动到输出频率稳定达到预定指标所需的时间，也称为捕获时间。锁定时间是锁相环的重要设计参数之一，它直接影响锁相环、甚至系统的响应时间。锁相环锁定时间大致可以分为两部分：频率锁定时间和相位锁定时间，且鉴频频率锁定的时间远大于鉴频相位锁定的时间。通过采用增加电荷泵电流、提高环路带宽的方法，可以缩短鉴频频率锁定阶段的锁定时间，加速锁相环锁定。频率鉴频是该方法实施的关键电路，传统的鉴频器实现一般包括计数器、基于时间数字转换或频率电压转换的频率检测等，电路结构比较复杂，引入较大的面积和功耗。发明内容
[0004]针对现有技术中存在的问题，本发明提供一种锁相环快速锁定鉴频电路，该电路利用锁相环输入参考时钟与环路反馈时钟相互采样的方法，实现对锁相环频率锁定过程的鉴频，电路结构简单，易于实现，可大幅缩小锁相环从上电启动到输出频率稳定达到预定指标所需的时间，提高了锁相环的性能指标。[0005]本发明是通过以下技术方案来实现：[0006]一种锁相环快速锁定鉴频电路，包括依次连接的分频模块、采样模块、比较模块和使能模块；
[0007]分频模块的输入端分别接入锁相环参考时钟信号FREF、环路反馈时钟信号FFB和复位信号RESET；分频模块的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2和通路二采样数据D2分别与采样模块的输入端相连；
[0008]采样模块输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块的输入端相连；
[0009]比较模块的输出信号通路一比较结果S1和通路二比较结果S2以及控制信号鉴频鉴相正脉冲FUP和冲鉴频鉴相负脉冲FDN分别与使能模块824的输入端相连；
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说 明 书
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使能模块输出快速锁定正脉冲SUP和快速锁定负脉冲SDN。
[0011]优选的，分频模块包括四个触发器和四个反相器；[0012]四个触发器包括第一触发器dff1、第四触发器dff4、第七触发器dff7和第十触发器dff10；
[0013]四个反相器包括第一反相器inv1、第二反相器inv2、第三反相器inv3和第四反相器inv4；
[0014]分频模块的输入端分别与锁相环输入参考时钟FREF、环路反馈时钟FFB和复位信号RESET相连；
[0015]锁相环输入参考时钟FREF与第一触发器dff1和第十触发器dff10的时钟输入端CK相连，环路反馈时钟FFB与第四触发器dff4和第七触发器dff7的时钟输入端CK相连，复位信号RESET与第一触发器dff1、第四触发器dff4、第七触发器dff7和第十触发器dff10的复位端R相连；
[0016]第一触发器dff1的输出端Q与第一反相器inv1的输入端和分频模块的输出端第一负相分频时钟CKN1相连，第一反相器inv1的输出端与第一触发器dff1的数据端D和分频模块的输出端第一正相分频时钟CKP1相连，第二触发器dff2的输出端Q与第二反相器inv2的输入端和分频模块的输出端通路一采样数据D1相连，第二反相器inv2的输出端与第四触发器dff4的数据端D相连，第七触发器dff7的输出端Q与第三反相器inv3的输入端和分频模块的输出端第二负相分频时钟CKN2相连，第三反相器inv3的输出端与第七触发器dff7的数据端D和分频模块的输出端第二正相分频时钟CKP2相连，第十触发器dff10的输出端Q与第四反相器inv4的输入端和分频模块的输出端通路二采样数据D2相连，第四反相器inv4的输出端与第十触发器dff10的数据端D相连。[0017]进一步的，锁相环输入参考频率FREF通过分频模块分为两路输出，一路输出占空比为50％的互补时钟第一正相分频时钟CKP1和第一负相分频时钟CKN1，一路输出被采样信号通路二采样数据D2；
[0018]锁相环环路反馈频率FFB通过分频模块分为两路输出，一路输出占空比为50％的互补时钟第二正相分频时钟CKP2和第二负相分频时钟CKN2，一路输出被采样信号通路一采样数据D1。
[0019]优选的，采样模块包括八个触发器，包括第二触发器dff2、第三触发器dff3、第五触发器dff5、第六触发器dff6、第八触发器dff8、第九触发器dff9、第十一触发器dff11和第十二触发器dff12；
[0020]分频模块的输出信号第一正相分频时钟CKP1与第二触发器dff2和第三触发器dff3的时钟输入端CK相连，分频模块的输出信号第一负相分频时钟CKN1与第五触发器dff5和第六触发器dff6的时钟输入端CK相连，分频模块的输出信号通路一采样数据D1与第二触发器dff2和第五触发器dff5的数据输入端D相连，分频模块的输出信号第二正相分频时钟CKP2与第八触发器dff8和第九触发器dff9的时钟输入端CK相连，分频模块821的输出信号第二负相分频时钟CKN2与第十一触发器dff11和第十二触发器dff12的时钟输入端CK相连，分频模块的输出信号通路二采样数据D2与第八触发器dff8和第十一触发器dff11的数据输入端D相连，复位信号RESET与第二触发器dff2、第三触发器dff3、第五触发器dff5、第六触发器dff6、第八触发器dff8、第九触发器dff9、第十一触发器dff11和第十二触发器df12的
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复位端R相连，第二触发器dff2的数据输出端Q与第三触发器dff3的数据输入端D和采样模块输出的第三比较信号Q3相连，第三触发器dff3的数据输出端与采样模块输出的第一比较信号Q1相连，第五触发器dff5的数据输出端Q与第六触发器dff6的数据输入端D、采样模块输出的第四比较信号Q4相连，第六触发器dff6的数据输出端与采样模块输出的第二比较信号Q2相连，第八触发器dff8的数据输出端Q与第九触发器dff9的数据输入端D和采样模块输出的第七比较信号Q7相连，第九触发器dff9的数据输出端与采样模块输出的第五比较信号Q5相连，第十一触发器dff11的数据输出端Q与第十二触发器dff12的数据输入端D和采样模块输出的第八比较信号Q8相连，第十二触发器dff12的数据输出端与采样模块输出的第六比较信号Q6相连。[0021]进一步的，采样模块通过时钟信号第一正相分频时钟CKP1与第一负相分频时钟CKN1对信号通路一采样数据D1进行采样，连续输出第一比较信号Q1、第二比较信号Q2、第三比较信号Q3和第四比较信号Q4；采样模块通过时钟信号第二正相分频时钟CKP2与第二负相分频时钟CKN2对信号通路二采样数据D2的采样，连续输出第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8。[0022]优选的，比较模块823包括六个异或门和两个与非门；[0023]六个异或门包括第一异或门xor1、第二异或门xor2、第三异或门xor3、第四异或门xor4、第五异或门xor5和第六异或门xor6；
[0024]两个与非门包括第一与非门an通路一采样数据D1和第二与非门an通路二采样数据D2；
[0025]比较模块输入的第一比较信号Q1与第一异或门xor1的输入端a相连，比较模块输入的第二比较信号Q2与第一异或门xor1的输入端b和第二异或门xor2的输入端b分别相连，比较模块823输入的第三比较信号Q3与第二异或门xor2的输入端a和第三异或门xor3的输入端a分别相连，比较模块823输入的第四比较信号Q4与第三异或门xor3的输入端b相连，比较模块823输入的第五比较信号Q5与第四异或门xor4的输入端a相连，比较模块823输入的第六比较信号Q6与第四异或门xor4的输入端b和第五异或门xor5的输入端b分别相连，比较模块输入的第七比较信号Q7与第五异或门xor5的输入端a和第六异或门xor6的输入端a分别相连，比较模块输入的第八比较信号Q8与第六异或门xor6的输入端b相连，第一异或门xor1的输出端y与第一与非门an通路一采样数据D1的输入端a相连，第二异或门xor2的输出端y与第一与非门an通路一采样数据D1的输入端b相连，第三异或门xor3的输出端y与第一与非门an通路一采样数据D1的输入端c相连，第一与非门an通路一采样数据D1的输出端y与比较模块823的输出端通路一比较结果S1相连，第四异或门xor4的输出端y与第二与非门an通路二采样数据D2的输入端a相连，第五异或门xor5的输出端y与第二与非门an通路二采样数据D2的输入端b相连，第六异或门xor6的输出端y与第二与非门an通路二采样数据D2的输入端c相连，第二与非门an通路二采样数据D2的输出端y与比较模块的输出端通路二比较结果S2相连。
[0026]优选的，使能模块包括一个触发器、一个与非门、一个或门和一个或非门；[0027]使能模块的输入端通路一比较结果S1、通路二比较结果S2分别与第三与非门and3的输入端a和输入端b相连，第三与非门and3的输出端y与第十三触发器dff13的时钟输入端CK相连，使能模块的输入端RESET与第十三触发器dff13的复位端相连，第十三触发器dff13
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的数据输入端D与电源电压VDD相连，第十三触发器dff113的输出端Q与或门or1的输入端a和或非门nor1的输入端a相连，使能模块的输入端鉴频鉴相正脉冲FUP与或门or1的输入端b相连，使能模块的输入端鉴频鉴相负脉冲FDN与或非门nor1的输入端b相连，或门or1的输出端y与使能模块的输出端快速锁定正脉冲SUP相连，或非门nor1的输出端y与使能模块的输出端快速锁定负脉冲SDN相连。
[0028]一种快速锁定锁相环电路结构，包括依次连接的鉴频鉴相器，电荷泵，低通滤波器，快速充放电路和压控振荡器，连接在压控振荡器和鉴频鉴相器之间的分频器，以及连接快速充放电路的快速锁定鉴频电路；快速锁定鉴频电路采用上述所述的锁相环快速锁定鉴频电路。
[0029]优选的，鉴频鉴相器的输入端分别连接锁相环参考时钟FREF和环路反馈时钟FFB；鉴频鉴相器输出的鉴频鉴相负脉冲FDN和鉴频鉴相正脉冲FUP分别与电荷泵的输入端相连；电荷泵的输出端与低通滤波器的输入端相连；所述低通滤波器的输出端分别与快速充电路的晶体管Mp漏端、快速充放电路的晶体管Mn漏端和压控振荡器的输入端相连；压控振荡器的输出端与分频器的输入端相连，分频器的输出端与鉴频鉴相器的输入端相连；[0030]快速锁定鉴频电路的输入端分别连接复位信号RESET、锁相环参考时钟FREF、环路反馈时钟FFB、鉴频鉴相器的输出信号鉴频鉴相负脉冲FDN和鉴频鉴相器的输出信号鉴频鉴相正脉冲FUP；快速锁定鉴频电路输出快速锁定正脉冲SUP和快速锁定负脉冲SDN分别接入快速充放电路晶体管Mp的栅端和快速充放电路晶体管Mn的栅端。[0031]与现有技术相比，本发明具有以下有益的技术效果：[0032]本发明提供一种锁相环快速锁定鉴频电路，利用频率锁定时间远大于相位锁定时间，采用锁相环输入参考时钟与环路反馈时钟相互采样的方法，对锁相环的频率锁定状态进行鉴频，根据设定锁相环频率锁定的条件作为频率鉴频条件，实现锁相环快速锁定状态的控制；锁相环反馈频率和鉴频鉴相器输出频率分别控制自复位采样电路两条触发器链的时钟输入端，实现对锁相环输入参考频率和反馈频率状态的判定，同时判定输出信号与比较电路的输入端相连，利用比较电路实现对判定结果的表决与采样。[0033]进一步的，通过分频模块有效将锁相环输入参考频率FREF和锁相环环路反馈频率FFB经两路分频模块，确保分频模块输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2、通路二采样数据D2的占空比全部等于50％，且第一正相分频时钟CKP1和第一负相分频时钟CKN1是一对互补信号，第二正相分频时钟CKP2和第二负相分频时钟CKN2是一对互补信号，提高了采样模块采样效率。
[0034]进一步的，采样模块利用时钟信号第一正相分频时钟CKP1和第一负相分频时钟CKN1对信号通路一采样数据D1进行采样，连续输出第一比较信号Q1、第二比较信号Q2、第三比较信号Q3和第四比较信号Q4，同时采样模块822通过时钟信号第二正相分频时钟CKP2与第二负相分频时钟CKN2对信号通路二采样数据D2的采样，连续输出第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8，为比较模块提供数据信号。[0035]进一步的，比较电路采用六个异或门和两个与非门，用于对两路分频模块的输出信号进行对比，从而判断此时锁相环输入参考时钟与环路反馈时钟之间的满足条件，并可以通过复位信号对输出状态进行复位。
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进一步的，使能模块采用一个触发器、一个与非门、一个或门和一个或非门，用于
对输入信号通路一比较结果S1、通路二比较结果S2、鉴频鉴相正脉冲FUP、鉴频鉴相负脉冲FDN进行逻辑运算，根据通路一比较结果S1、通路二比较结果S2状态判断输出信号快速锁定正脉冲SUP、快速锁定负脉冲SDN有效性。
附图说明
[0037]图1为本发明实施例中一种快速锁定锁相环电路结构；
[0038]图2为本发明实施例中锁相环快速锁定频率鉴频电路方框图；[0039]图3为本发明实施例中锁相环快速锁定频率鉴频电路波形示意图；[0040]图4为本发明实施例中锁相环快速锁定频率鉴频电路的结构图。[0041]图中：811为鉴频鉴相器；812为电荷泵；813为低通滤波器；814为快速充放电路；815为压控振荡器；816为分频器；817为快速锁定鉴频电路；821为分频模块；822为采样模块；823为比较模块；824为使能模块；FREF为输入参考时钟；FFB为环路反馈时钟；RESET为复位信号；CKP1为第一正相分频时钟；CKN1为第一负相分频时钟；D1为通路一采样数据；CKP2为第二正相分频时钟；CKN2为第二负相分频时钟；D2为通路二采样数据；FUP为鉴频鉴相正脉冲；FDN为冲鉴频鉴相负脉冲；SUP为快速锁定正脉冲；SDN为快速锁定负脉冲；S1为通路一比较结果；S2为通路二比较结果；Q1为第一比较信号；Q2为第二比较信号；Q3为第三比较信号；Q4为第四比较信号；Q5为第五比较信号；Q6为第六比较信号；Q7为第七比较信号；Q8为第八比较信号。
具体实施方式
[0042]下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。[0043]实施例
[0044]如图1所示一种快速锁定锁相环电路结构，包括鉴频鉴相器811，电荷泵812，低通滤波器813，快速充放电路814，压控振荡器815，分频器816，快速锁定鉴频电路817。[0045]锁相环参考时钟FREF、环路反馈时钟FFB分别与鉴频鉴相器811的输入端相连，鉴频鉴相器811的输出信号鉴频鉴相负脉冲FDN、鉴频鉴相正脉冲FUP分别与电荷泵812的输入端相连，电荷泵812的输出信号与低通滤波器813的输入端相连，低通滤波器813的输出端分别与快速充电路814的晶体管Mp漏端、快速充放电路814的晶体管Mn漏端、压控振荡器815的输入端相连，压控振荡器的815输出端与分频器816的输入端相连，分频器816的输出端与鉴频鉴相器811的输入端相连，复位信号RESET、锁相环参考时钟FREF、环路反馈时钟FFB、鉴频鉴相器811输出信号鉴频鉴相负脉冲FDN、鉴频鉴相器811输出信号鉴频鉴相正脉冲FUP分别与快速锁定鉴频电路817的输入端相连，快速锁定鉴频电路817的输出端快速锁定正脉冲SUP、快速锁定负脉冲SDN分别与快速充放电路814晶体管Mp的栅端、快速充放电路814晶体管Mn的栅端相连。[0046]如图2所示，快速锁定锁相环电路结构中的锁相环快速锁定鉴频电路817，包括分频模块821，采样模块822，比较模块823，使能模块824。[0047]锁相环输入参考时钟FREF、环路反馈时钟FFB、复位信号RESET分别与分频模块821
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的输入端相连，分频模块821的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2、通路二采样数据D2分别与采样模块822的输入端相连，采样模块822输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块823的输入端相连，比较模块823的输出信号通路一比较结果S1、通路二比较结果S2分别与使能模块824的输入端相连，鉴频鉴相器811的输出信号鉴频鉴相正脉冲FUP、鉴频鉴相负脉冲FDN分别与使能模块824的输入端相连，使能模块824的输出信号快速锁定正脉冲SUP、快速锁定负脉冲SDN分别与快速充放电路814的输入端相连；当RESET＝“1”时，快速锁定鉴频电路817处于复位工作模式，使能模块824输出信号SUP＝“1”，SDN＝“0”；当RESET＝“0”时，快速锁定鉴频电路817处于正常工作模式。[0048]分频模块821对锁相环输入参考时钟FREF、环路反馈时钟FFB进行分频，并确保分频模块821输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2、通路二采样数据D2的占空比全部等于50％，且第一正相分频时钟CKP1和第一负相分频时钟CKN1是一对互补信号，第二正相分频时钟CKP2和第二负相分频时钟CKN2是一对互补信号；采样模块822利用时钟信号第一正相分频时钟CKP1和第一负相分频时钟CKN1对信号通路一采样数据D1进行采样，并连续输出第一比较信号Q1、第二比较信号Q2、第三比较信号Q3和第四比较信号Q4；，采样模块822利用时钟信号第二正相分频时钟CKP2和第二负相分频时钟CKN2对信号通路二采样数据D2进行采样，并连续输出第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8；比较模块823对输入的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8进行判断，看是否满足频率锁定条件，若满足S1＝S2＝“1”，若不满足，则S1、S2至少有一个信号输出“0”；使能模块824对输入信号通路一比较结果S1、通路二比较结果S2、鉴频鉴相正脉冲FUP、鉴频鉴相负脉冲FDN进行逻辑运算，若S1＝S2＝“1”，使能模块824输出信号快速锁定正脉冲SUP、快速锁定负脉冲SDN有效，且使能模块824输出信号快速锁定正脉冲SUP与鉴频鉴相正脉冲FUP相同，使能模块824输出信号快速锁定负脉冲SDN与鉴频鉴相负脉冲FDN相同；若通路一比较结果S1、通路二比较结果S2中包含“0”状态，使能模块824输出信号SUP＝“1”，SDN＝“0”，使能模块824输出信号快速锁定正脉冲SUP、快速锁定负脉冲SDN无效。[0049]如图3所示，本发明一种锁相环快速锁定鉴频电路波形示意图，其包括输入参考时钟信号FREF、环路反馈时钟信号FFB、控制信号鉴频鉴相正脉冲FUP、鉴频鉴相负脉冲FDN和输出信号快速锁定正脉冲SUP、快速锁定负脉冲SDN；[0050]如图4所示，分频模块821包括四个触发器和四个反相器；四个触发器包括第一触发器dff1、第四触发器dff4、第七触发器dff7和第十触发器dff10；四个反相器包括第一反相器inv1、第二反相器inv2、第三反相器inv3和第四反相器inv4；分频模块821的输入端分别与锁相环输入参考时钟FREF、环路反馈时钟FFB、复位信号RESET相连，锁相环输入参考时钟FREF与第一触发器dff1和第十触发器dff10的时钟输入端CK相连，环路反馈时钟FFB与第四触发器dff4和第七触发器dff7的时钟输入端CK相连，复位信号RESET与第一触发器dff1、第四触发器dff4、第七触发器dff7和第十触发器dff10的复位端R相连；第一触发器dff1的输出端Q与第一反相器inv1的输入端和分频模块821的输出端第一负相分频时钟CKN1相连，
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第一反相器inv1的输出端与第一触发器dff1的数据端D和分频模块821的输出端第一正相分频时钟CKP1相连，第二触发器dff2的输出端Q与第二反相器inv2的输入端和分频模块821的输出端通路一采样数据D1相连，第二反相器inv2的输出端与第四触发器dff4的数据端D相连，第七触发器dff7的输出端Q与第三反相器inv3的输入端和分频模块821的输出端第二负相分频时钟CKN2相连，第三反相器inv3的输出端与第七触发器dff7的数据端D和分频模块821的输出端第二正相分频时钟CKP2相连，第十触发器dff10的输出端Q与第四反相器inv4的输入端和分频模块821的输出端通路二采样数据D2相连，第四反相器inv4的输出端与第十触发器dff10的数据端D相连。
[0051]分频模块821对锁相环参考时钟FREF、环路反馈时钟FFB进行2分频，确保模块821输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2、通路二采样数据D2的占空比全部等于50％，且第一正相分频时钟CKP1和第一负相分频时钟CKN1是一对互补信号，第二正相分频时钟CKP2和第二负相分频时钟CKN2是一对互补信号。[0052]采样模块822包括八个触发器，包括第二触发器dff2、第三触发器dff3、第五触发器dff5、第六触发器dff6、第八触发器dff8、第九触发器dff9、第十一触发器dff11和第十二触发器dff12；分频模块821的输出信号第一正相分频时钟CKP1与第二触发器dff2和第三触发器dff3的时钟输入端CK相连，分频模块821的输出信号第一负相分频时钟CKN1与第五触发器dff5和第六触发器dff6的时钟输入端CK相连，分频模块821的输出信号通路一采样数据D1与第二触发器dff2和第五触发器dff5的数据输入端D相连，分频模块821的输出信号第二正相分频时钟CKP2与第八触发器dff8和第九触发器dff9的时钟输入端CK相连，分频模块821的输出信号第二负相分频时钟CKN2与第十一触发器dff11和第十二触发器dff12的时钟输入端CK相连，分频模块821的输出信号通路二采样数据D2与第八触发器dff8和第十一触发器dff11的数据输入端D相连，复位信号RESET与第二触发器dff2、第三触发器dff3、第五触发器dff5、第六触发器dff6、第八触发器dff8、第九触发器dff9、第十一触发器dff11和第十二触发器df12的复位端R相连，第二触发器dff2的数据输出端Q与第三触发器dff3的数据输入端D和采样模块822输出的第三比较信号Q3相连，第三触发器dff3的数据输出端与采样模块822输出的第一比较信号Q1相连，第五触发器dff5的数据输出端Q与第六触发器dff6的数据输入端D、采样模块822输出的第四比较信号Q4相连，第六触发器dff6的数据输出端与采样模块822输出的第二比较信号Q2相连，第八触发器dff8的数据输出端Q与第九触发器dff9的数据输入端D和采样模块822输出的第七比较信号Q7相连，第九触发器dff9的数据输出端与采样模块822输出的第五比较信号Q5相连，第十一触发器dff11的数据输出端Q与第十二触发器dff12的数据输入端D和采样模块822输出的第八比较信号Q8相连，第十二触发器dff12的数据输出端与采样模块822输出的第六比较信号Q6相连。[0053]采样模块822利用互补时钟信号第一正相分频时钟CKP1、第一负相分频时钟CKN1对信号通路一采样数据D1进行采样，并连续输出第一比较信号Q1、第二比较信号Q2、第三比较信号Q3和第四比较信号Q4；同时，采样模块822利用互补时钟信号第二正相分频时钟CKP2、第二负相分频时钟CKN2对信号通路二采样数据D2进行采样，并连续输出第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8。[0054]比较模块823包括六个异或门和两个与非门，六个异或门包括第一异或门xor1、第
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二异或门xor2、第三异或门xor3、第四异或门xor4、第五异或门xor5和第六异或门xor6；两个与非门包括第一与非门an通路一采样数据D1和第二与非门an通路二采样数据D2；比较模块823输入的第一比较信号Q1与第一异或门xor1的输入端a相连，比较模块823输入的第二比较信号Q2与第一异或门xor1的输入端b和第二异或门xor2的输入端b分别相连，比较模块823输入的第三比较信号Q3与第二异或门xor2的输入端a和第三异或门xor3的输入端a分别相连，比较模块823输入的第四比较信号Q4与第三异或门xor3的输入端b相连，比较模块823输入的第五比较信号Q5与第四异或门xor4的输入端a相连，比较模块823输入的第六比较信号Q6与第四异或门xor4的输入端b和第五异或门xor5的输入端b分别相连，比较模块823输入的第七比较信号Q7与第五异或门xor5的输入端a和第六异或门xor6的输入端a分别相连，比较模块823输入的第八比较信号Q8与第六异或门xor6的输入端b相连，第一异或门xor1的输出端y与第一与非门an通路一采样数据D1的输入端a相连，第二异或门xor2的输出端y与第一与非门an通路一采样数据D1的输入端b相连，第三异或门xor3的输出端y与第一与非门an通路一采样数据D1的输入端c相连，第一与非门an通路一采样数据D1的输出端y与比较模块823的输出端通路一比较结果S1相连，第四异或门xor4的输出端y与第二与非门an通路二采样数据D2的输入端a相连，第五异或门xor5的输出端y与第二与非门an通路二采样数据D2的输入端b相连，第六异或门xor6的输出端y与第二与非门an通路二采样数据D2的输入端c相连，第二与非门an通路二采样数据D2的输出端y与比较模块823的输出端通路二比较结果S2相连；比较模块823分别实现连续输入的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3和第四比较信号Q4以及连续输入的第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8的比较，当锁相环满足频率锁定条件时，比较模块823的输出信号S1＝S2＝“1”。
[0055]使能模块824的输入端通路一比较结果S1、通路二比较结果S2分别与第三与非门and3的输入端a和输入端b相连，第三与非门and3的输出端y与第十三触发器dff13的时钟输入端CK相连，使能模块824的输入端RESET与第十三触发器dff13的复位端相连，第十三触发器dff13的数据输入端D与电源电压VDD相连，第十三触发器dff113的输出端Q与或门or1的输入端a和或非门nor1的输入端a相连，使能模块824的输入端鉴频鉴相正脉冲FUP与或门or1的输入端b相连，使能模块824的输入端鉴频鉴相负脉冲FDN与或非门nor1的输入端b相连，或门or1的输出端y与使能模块824的输出端快速锁定正脉冲SUP相连，或非门nor1的输出端y与使能模块824的输出端快速锁定负脉冲SDN相连；使能模块824实现比较模块823的输出信号通路一比较结果S1、通路二比较结果S2与鉴频鉴相器811的输出信号鉴频鉴相正脉冲FUP、鉴频鉴相负脉冲FDN之间的运算，当S1＝S2＝“1”时，鉴频鉴相器811的输出信号FUP＝“1”、FDN＝“0”，快速充放电路814停止工作。
[0056]本发明一种锁相环快速锁定鉴频电路工作原理如下：[0057]1)分频模块821工作原理：锁相环输入参考频率FREF经两路二分频器，一路输出占空比为50％的互补时钟第一正相分频时钟CKP1和第一负相分频时钟CKN1，一路输出被采样信号通路二采样数据D2；锁相环环路反馈频率FFB经两路二分频器，一路输出占空比为50％的互补时钟第二正相分频时钟CKP2和第二负相分频时钟CKN2，一路输出被采样信号通路一采样数据D1；
[0058]2)采样模块822工作原理：采样模块822利用时钟信号第一正相分频时钟CKP1与第
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一负相分频时钟CKN1分别对信号通路一采样数据D1进行采样，连续输出第一比较信号Q1、第二比较信号Q2、第三比较信号Q3和第四比较信号Q4；采样模块822利用时钟信号第二正相分频时钟CKP2与第二负相分频时钟CKN2分别对信号通路二采样数据D2进行采样，连续输出第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8。[0059]3)比较模块823工作原理：对输入的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3和第四比较信号Q4进行比较，并输出信号通路一比较结果S1，锁相环满足频率锁定条件时，S1＝“1”；对输入的第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8进行比较，并输出信号通路二比较结果S2，锁相环满足频率锁定条件时，S2＝“1”；[0060]4)使能模块824工作原理：当锁相环满足频率锁定条件时，S1＝S2＝“1”，此时SUP＝“1”，快速锁定负脉冲SDN＝“0”，模块814处于不工作状态；当锁相环不满足频率锁定条件时，通路一比较结果S1与通路二比较结果S2至少有一个低电平，快速锁定正脉冲SUP状态与鉴频鉴相正脉冲FUP相同，快速锁定负脉冲SDN状态与鉴频鉴相负脉冲FDN状态相同，模块814处于正常工作状态。[0061]5)复位工作模式：快速锁定鉴频电路817正常工作之前，应首先进入复位工作模式，对快速锁定鉴频电路817进行复位；当RESET＝“1”时，快速锁定鉴频电路817处于复位工作模式，使能模块824输出信号快速锁定正脉冲SUP＝“1”，快速锁定负脉冲SDN＝“0”；[0062]6)正常工作模式：当RESET＝“0”时，快速锁定鉴频电路817处于正常工作模式。
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