数电习题及答案

两部分组成。

二、描述同步时序电路有三组方程，分别是 驱动方程 、状态方程 和 输出方程 。

三、时序逻辑电路根据触发器的动作特点不同可分为 同步时序逻辑电路 和 异步时序逻辑电

路 两大类。

四、试分析图T7.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的

状态转换图和时序图。

解：驱动方程：

J0K01J1K1Q0 状态方程：

Q0n1Q0Qn11Q1Q0Q1Q0 输出方程：YQ1Q0

状态图：功能：同步三进制计数器

五、试用触发器和门电路设计一个同步五进制计数器。 解：采用3个D触发器，用状态000到100构成五进制计数器。

（1）状态转换图

1

（2）状态真值表

现 态 状态转 换顺序 S0 S1 S2 S3 S4 （3）求状态方程

次态 n1n1 Q2Q1n1Q0进位输出 Q2 Q1 Q0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 Y 0 0 0 0 1 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0

（4）驱动方程 （5）逻辑图（略）

[题7.1] 分析图P7.1所示的时序电路的逻辑功能，写出电路驱动方程、状态转移方程和输出方程，画出状态转换图，并说明时序电路是否具有自启动性。

2

解：触发器的驱动方程

J0Q2K01J1Q0K1Q0J2Q1Q0 K12 触发器的状态方程

Q0n1Q2Q0n1Q1Q1Q0Q1Q0n1Q2Q2Q1Q0输出方程 YQ2 状态转换图如图A7.1所示

所以该电路的功能是：能自启动的五进制加法计数器。

[题7.3] 试分析图P7.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。

解：驱动方程

J0XQ1J1XQ0K01K113

输出方程 状态方程

Z(XQ1)Q0Q0n1J0Q0K0Q0(XQ1)Q0Q1n1J1Q1K1Q1(XQ0)Q1 状态转换图如图 A7.3所示

功能：所以该电路是一个可控的3进制计数器。

[题7.5] 分析图P7.5时序电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。

解：输出方程Y1SQ2Q0,Y2Q2Q1Q0

J0K01驱动方程J1SQ2Q0J2Q1Q0求状态方程

K1Q0K2SQ1Q0

Q0n1Q0n1Q1SQ1Q0Q2Q1Q0Q1Q0 n1Q2SQ2Q1Q2Q1Q0Q2Q0得电路的状态转换表如表A7.5所示

表A7.5

4

输 入 S 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

画出电路的状态转换图如图A7.5所示

现 态 nQ0 Qn2 Q1 n次 态 |1n1Q0 Qn2 Q1 n1输 出 Y1 Y2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 0

图A7.5

逻辑功能：这是一个有两个循环的电路，S0时实现八进制计数、Y2为进位输出，S1时实现六进制计数、Y1为进位输出。当S1时存在2个无效态110、111，但未形成循环，电路能自启动。

[题7.6] 试用JK触发器和门电路设计一个同步六进制加法计数器。

解：采用3个JK触发器，用状态000到101构成六进制计数器，设电路的输出为Y。根据题意可列电路状态转换表如表A7.6所示

现 态 状态转 换顺序 S0 S1

次态 n1n1 Q2Q1n1Q0进位输出 Q2 Q1 Q0 0 0 0 0 0 1 Y 0 0 5

0 0 1 0 1 0 S2 S3 S4 S5 0 1 0 0 1 1 1 0 0 1 0 1 0 1 1 1 0 0 1 0 1 0 0 0 0 0 0 1 由状态表求得电路的次态和输出的卡诺图如图A7.6（a）所示，其中斜线下方是输出端Y的值，状态101、110、111作无效态处理，用×表示。

由卡诺图得电路的状态方程和输出方程

Q0n1Q0n1Q1Q2Q1Q0Q1Q0n1Q2Q2Q1Q0Q2Q0YQ2Q1Q0

由状态方程可得电路的驱动方程

J01K01J1Q2Q0K1Q0J2Q1Q0 K2Q0最后设计电路逻辑图如图A7.6(b)

[题7.7] 用D触发器和门电路设计一个十一进制计数器，并检查设计的电路能否自启动。 解：用4个下降沿D触发器设计，设电路的进位输出为Y，可列电路的状态转换表如表A7.7

表A7.7

6

CP的 顺序 0 1 2 3 4 5 6 7 8 9 10 11 驱动方程

触发器的状态 输出 Q3Q2Q1Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 0 0 0 0 Y 0 0 0 0 0 0 0 0 0 0 1 0 D3Q3Q1Q2Q1Q0D2Q2Q1Q2Q0Q2Q1Q0 D1Q1Q0Q3Q1Q0D0Q1Q0Q3Q0输出方程YQ3Q1 电路图略

[题7.8] 试用JK触发器设计一个可控型计数器，其状态转换图如图P7.8所示，A0，实现8421码六进制计数；A1，实现循环码六进制计数，并检验电路能否自启动。

解：本例所设计的计数器有一控制变量存在，设计时将控制变量作为一个逻辑变量画入电路的次态卡诺图中。设电路的进位输出为Y，根据题意可画出次态卡诺图如图A7.8所示

7

图中上面两行为M0时的状态及次态的内容，下面两行为M1的状态及次态的内容。电路作8421码六进制加法计数器时，110和111为无效状态视为无关项，电路作循环码路进制计数器时，000和100为无效态视为无关项。

电路的驱动方程和输出方程（设计时需用3个JK触发器）

J0AQ2K0AQ2MQ1J1Q2Q0K1AQ2Q0J2AQ1Q0AQ0 K2Q1Q0YQ2Q1Q0

逻辑图略

[题7.12] 四相八拍步进电机脉冲分配电路的状态转换图如图P7.12所示。试用JK触发器和部分门电路实现之，画出相应的逻辑电路图。

解：用触发器Q3、Q2、Q1、Q0的状态来表示步进电机四相的状态，根据题意可求得四相八拍脉冲分配电路的驱动方程为

J0Q3Q2K0Q3逻辑电路图略

J1Q3Q2K1Q0J2Q3Q0K2Q1J3Q2Q1 K3Q2 8

1．半导体存储器从存、取功能上可以分为 只读 存储器和 随机存取 存储器两大类。 ５．半导体存储器中，ROM属于组合逻辑电路，而RAM可归属于 时序 逻辑电路。 习题

［题11.1］ 假设存储器的容量为256ⅹ8位，则地址代码应取几位。 解：8。

一、可以用来暂时存放数据的器件叫 寄存器 。

二、移位寄存器除 寄存数据 功能外，还有 移位 功能。 三、某寄存器由D触发器构成，有4位代码要存储，此寄存器必须由 4 个触发器构成。 四、一个四位二进制加法计数器，由0000状态开始，问经过18个输入脉冲后，此计数器的状态为 0010 。

n级扭环形计数器的计数长度是 2n 。五、n级环形计数器的计数长度是 n ，

六、集成计数器的模值是固定的，但可以用 清零 法和 置数法 来改变它们的模值。 七、通过级联方式，把两片4位二进制计数器74161连接成为8位二进制计数器后，其最大模值是 256 ；将3片4位十进制计数器74160连接成12位十进制计数器后，其最大模值是 4096 。

八、设计模值为38的计数器至少需要 6 个触发器 。

[题8.3] 分析图P8.3的计数器电路，画出电路的状态转换图，说明这是多少进制计数器。十六进制计数器74161的功能表如表8.2.2所示。

解：采用同步预置数法，LDQ3Q1。

计数器起始状态为0011，结束状态为1010，所以该计数器为八进制加法计数器。 状态转换图略。

[题8.4] 分析图P8.4的计数器电路，说明这是多少进制的计数器，并画出电路的状态转换图。十进制计数器74160的功能表如表8.2.6所示。

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解：该计数器采用异步清零法，RDQ3Q0。

计数器起始状态为0000，结束状态为1000（状态1001只是维持瞬间），所以该计数器为九进制加法计数器。

[题8.5] 试用十六进制计数器74161设计十三进制计数器，标出输入、输出端。可以附加必要的门电路。74161的功能表如表8.2.2所示。

解：

[题8.6] 分析图P8.6的计数器在M1和M0时各为几进制计数器，并画出相应的状态转换图。74161的功能表如表8.2.2所示。

解：该计数器采用同步预置数法，LDQ3Q2。所以

M0时：起始状态为0010，结束状态为1100，所以该计数器为十一进制加法计数器。 M1时：起始状态为0100，结束状态为1100，所以该计数器为九进制加法计数器。 状态图略。

[题8.7] 分析图P8.7的计数器在M1和M0时各为几进制，并画出相应的状态转换图。

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74161的功能表如表8.2.2所示。

解：该计数器采用同步预置数法。LDMQ2Q1Q0MQ3Q1

M0时：起始状态为0000，结束状态为1010，所以该计数器为十一进制加法计数器。

M1时：起始状态为0000，结束状态为0111，所以该计数器为八进制加法计数器。 状态图略。

[题8.8] 设计一个可控进制的计数器，当输入控制变量A1时为13进制计数器，A0时为7进制计数器。标出计数器的输入端和进位输出端。

解：电路采用同步预置数法。LDAQ3Q2MQ2Q1 电路逻辑图如图A8.8所示

[题8.11] 试分析图P8.11计数器电路的分频比（即Y和CP的频率比）。74LS1610的功能表如表8.2.2所示。

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解：两片计数器接成并行进位方式，其中

第1片74160计数，起始状态为0000，结束状态为1001，为十进制计数器。 第2片74160计数，起始状态为0110，结束状态为1001，为四进制计数器。 所以该计数电路的分频比

fY1 fCP40[题8.12] 试用同步4位二进制计数器74LS161芯片和必要的门电路来组成一个125进制加法计数器。要求标出计数器的输入端和进位输出端；画出逻辑连接图。

解：计数的起始状态为00000000，结束状态为01111101，电路逻辑图如图A8.12所示

[题8.13] 设计一个序列信号发生器电路，使之在一系列CP信号作用下能周期性地输出“11010010111”的序列信号。

解：根据题意电路可由计数器+组合输出电路两部分组成。 第一步：设计计数器

序列长度S11，设计一个模11计数器，选用74LS161，设定有效状态为Q3Q2Q1Q0=0101～1111。 第二步：设计组合电路

设序列输出信号为L，则计数器的输出Q3Q2Q1Q0和序列L之间的关系如表A8.13所示。

表A8.13

12

Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 L × × × × × 1 1 0 1 0 0 1 0 1 1 1 化简得组合逻辑电路表达式为：LQ2Q1Q0Q2Q1Q0Q3QQ10Q2Q1Q0 最后电路图如图A8.13所示（其中组合部分略）

[题8.14] 图P8.14是由同步十进制计数器74160和3线-8线译码器74LS138组成的电路。分析电路功能，画出74160的状态转换图和电路输出YiCP的波形图。

解：74160接成八进制计数器，计数状态从0000到0111，电路输出波形如图A8.14所示

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CPQ0Q1Q2Y0Y1Y2Y3Y4Y5Y6Y7

[题8.15] 试设计一个具有控制端M的序列信号发生电路。当M分别为0和1时，在时钟CP作用下，电路输出端Y能分别周期性地输出1001 1010 和0011 0101的序列信号。用74LS161芯片和门电路实现。

解：第一步：设计计数器

序列长度S8，则只用74LS161的Q2Q1Q00从000到111状态即可。 第二步：设计组合电路

根据题意，计数器的输出Q2Q1Q0，控制端M和序列Y之间的关系如表A8.15所示。

表A8.15

M Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Y 1 0 0 1 1 0 1 0 0 0 1 1 0 1 0 1 化简得组合逻辑电路表达式为：YMQ1Q0MQ2Q0MQ2Q1MQ2Q0Q2QQ10

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电路图略 一、 单项选择题

１．组合逻辑电路通常由____组和而成。

（a）记忆元件 （b）门电路 （c）计数器 （d）以上均正确 答案（b）

２．能实现算术加法运算的电路是____。

（a）与门 （b）或门 （c）异或门 （d）全加器

答案（d）注释：与门，或门，异或门等实现的是逻辑运算，半加器，全加器，加法器实现的

是算术运算

３．N位二进制译码器的输出端共有____个。

（a）2n个 （b）2n个 （c）16个 （d）12个 答案（b）

４．3线-8线译码器74LS138，若使输出Y50，则对应的输入端A2A1A0应为____. （a）001 （b）100 （c）101 （d）110 答案（c）

5．要使3-8线译码器正常工作，使能控制端G、G2A、G2B的电平信号为____。

（a）011 （b）100 （c）000 （d）0101

答案（b）

二、试用３线－８线译码器74LS138和门电路实现一个判别电路，当输入的三位二进制代码能被２整除时电路输出为１，否则为０。

答案：根据题意，写出真值表，如表R5.4所示。

表R5.4

AA2Y0 A B C Y A1BY1 0 0 0 0 A0CY2 0 0 1 0 Y3 0 1 0 1 Y&Y4 0 1 1 0 S1Y5\"1\" 1 0 0 1 S2Y6Y7 1 0 1 0 S3 1 1 0 1 1 1 1 0

由表R5.4，得出，YABCABCABCm2m4m6由于74LS138的输出Yi为mi，因此令

AA2,BA1,CA0，则得Ym2m4m6m2m4m6Y2Y4Y6根据上式画出逻辑图，如图R5.3

所示。

四、用与非门实现４变量多数表决电路，即当４个变量中有３个或３个以上的变量为１时，输出为１。

答案：（１）四变量多数表决电路的真值表如表R5.6

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表R5.6

A 0 0 0 0 0 0 0 0 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 Y 0 0 0 0 0 0 0 1 A 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 Y 0 0 0 1 0 1 1 1 DC&&&&YAB&

由表R5.6，写出Y的表达式：YABCDABCDABCDABCD用卡诺图化简，如图R5.5。 化简得YBCDACDABDABC将变换得，YBCDACDABDABC写出逻辑图，如图R5.6

CD

AB00

000

010

110

100

011110001001110010

[题5.1] 分析图P5.1所示组合电路，写出输出Y的逻辑函数式，列出真值表，说明逻辑功能。

ABC5VA2A1A0Y0Y1Y2Y74L1383Y4S1Y5S2Y6S3Y7&Y

解：（１）写出输出Y的逻辑函数

该电路式由３线－８线译码器74LS138和一个与门构成。使能端S31,S2S10时，译码器处于译码状态，其输出为Yimi，mi是由A2，A1，A0（或图中A,B,C）构成的最小项。

Y0moA2A1A0

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Y7m7A2A1A0

将A2A,A1B,A0C代入上述各式，Y0,Y7变为：

Y0ABC

Y7ABC

YY0Y7ABCABC(ABC)(ABC)ABABACACBCBC

（２）列出真值表，如表A5.2所示。

（３）分析逻辑功能

由真值表A5.2可知，当ABC0时，

表A5.2

A B C Y 0 1 1 1 1 1 1 0 Y0；当ABC1时，Y0因此，

该电路是一个不一致电路，即当A,B,C相 同时，Y为０；A,B,C不同时，Y为１。

[题5.4] 电话室对3种电话编码控制，按紧急次序排列优先权高低是：火警电话、急救电话、报警电话试设计该编码电路。 解:

设火警为A，急救为B，报警为C，，分别编码00、01、10, 列真值表A5.6。画卡诺图图A5.2(a)。电路如图A5.2(b)所示。 表A5.6

ABC0001X00110111000000 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 ABC0001X0010011101010A 0 0 0

0 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F1 F2 X 1 0 0 0 0 0 0 X 0 1 1 0 0 0 0 F1ABF2AB

AB11&&11F11 1 F2

[题5.8] 某学校有三个实验室，每个实验室各需2kW电力。这三个实验室由两台发电机组供电，一台是2kW，另一台是4kW。三个实验室有时可能不同时工作，试设计一逻辑 电路，使资源合理分配。

解：（1）分析题意

设输入变量为A、B、C表示三个实验室，工作为1，不工作为0；

设输出变量为X、Y，分别表示2kW，4kW的发电机，启动为1，不启动为0。 （2）列真值表 分析过程可列出真值表如表A5.9所示。

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表A5.9

A B C X Y 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 （3）画卡诺图 由真值表画出卡诺图，如图图A5.6所示。

BCA010001011011011010A01BC0000011011111001

（4）逻辑表达式

将图A3-6-1（a）的卡诺图化简得

X(1,2,4,7)ABC Y(3,5,6,7)ABBCAC（5）画逻辑电路图 由逻辑表达式可画出逻辑图，如图A5.7所示。

=1ABC&&&ABBCAC=1X&Y

[题5.9] 用全加器实现4位8421BCD码

解：用全加器实现4位8421BCD码相加时，其和是二进制码。当和数小于等于9时，8421BCD码与二进制码相同。但当和数大于9时，8421BCD码产生进位（逢十进一），所以用二进制全加器对两个8421BCD码相加后，需要将二进制表示的和数转换成8421BCD码。转换原理：4位二进制数是逢十六进一，4位BCD码是逢十进一，所以当二进制数表示的和数大于9时，就应加6实现逢十进一，而小于等于9不加6，电路如图A5.8所示。

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A3A2A1A0B3B2B1B0A3A2A1A074283B3B2B1B0C0C41F3F2F1F0A3A2A1A0FA>BA3A2C4A1F3A0F2C0F1B3B274283F0B1B0S3S2S1S0C47485FA=B1001FABIA=BIA[题5.11] 在某项比赛中，有A，B，C三名裁判。其中A为主裁判。当两名（必须包括A在内）或两名以上裁判认为运动员合格后发出得分信号。试用4选1MUX设计此逻辑电路。 解 ○1列出真值表。设合格为1，不合格为0，A，B，C为输入逻辑变量，F为输出逻辑变量，其真值表如表A5.11所示。 ○2确定地址输入变量 令○3写出F的表达式。

A1A0AB。

FABCABCABCABCAB

○4确定

Di，使Y=F。 把F表达式与4选1MUX的功能表达Y式相比较，并取D1D00f(D)，

D2C，

D31，则有Y=F。

○5画逻辑图如图A5.11所示。

FAB0C1SA1A0YMUXD0D1D2D3

表A5.11 真值表

输入 A 0

输出 B 0 C 0 F 0 19

0 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 0 0 0 1 1 1 [题5.12]试用双四选一74LS153设计全减器电路。

解：（１）列真值表，如表A5.12所示。Ai,Bi分别为被减数，减数，Ci1为低位向本位的借位，

Ci为本位向高一位的借位。

表A5.12

Ai Bi Ci1 Si Ci 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 1 1 0 0 0 1 (2) 表A5.12的逻辑函数与四选一的输出逻辑函数对比。并画出逻辑图对比可采用逻辑函数式对比，也可以采用真值表对比。

方法一：采用逻辑函数式对比

表A5.12的输出Si,Ci的表达式分别为SiAiBiCi1AiBiCi1AiBiCi1AiBiCi1

CiAiBiCi1AiBiCi1AiBiCi1AiBiCi1对于输出Si,Ci分别进行设计，先设计Si。利用74LS153的一个四选一，如令Y1Si则

SiAiBiCi1AiBiCi1AiBiCi1AiBiCi1Y1A1A0D10A1A0D11A1A0D12A1A0D13D10Ci1,D11Ci1,D12Ci1,D13Ci1。

令A1Ai,A0Bi，则上两式对比结果为：

设计Ci。与上述方法同，令74LS153的Y2Ci，则有D20Ci1,D211,D220,D23Ci1画出逻辑图，如图A5.12所示。

20

SiCiAiBiA1A0F1F2ST74LS153D10D11D12D13D20D21D22D23Ci-1\"1\"\"0\"

[题5.14] 用8选1数据选择器74LS151实现逻辑函数

ZABCADACD

解：当使能控制端S0时，8选1数据选择器输出与输入之间的关系表示为

Y(A2A1A0)D0(A2A1A0)D1(A2A1A0)D2(A2A1A0)D3(A2A1A0)D4(A2A1A0)D5(A2A1A0)D6(A2A1A0)D7

8选1数据选择器有3位地址输入（n=3），能产生任何形式的四变量以下的逻辑函数，故可将给定的函数式化成与上式完成对应的形式

ZABCA(CC)(BB)DA(BB)CD ABCABCDABCDABCDABCDABCDABCD ABC1ABC0ABC0ABC0ABCDABCDABCDABCD对照Y，Z两式，令YZ可得

A2A、A1B、A0CD01，D1D2D30D4D5D6D7D电路的接法如图A5.14所示。

ZY

ABCA2A1A074LS151D0D1D2D3STD4D5D6D71D

三、试画出用三个二输入的“与非”门实现LAB的等效逻辑电路图。

解：将表达式化成“与非—与非“表达式如下后，即可画出电路图。

LABABAB

21

A & B & & L

题4.2 电路如图4.2(a)、(b)、(c)、(d)所示，试找出电路中的错误，并说明为什么。

解 ：图(a)：电路中多余输入端接“1”是错误的，或门有一个输入为1，输出即为1。 图(b)：电路中多余输入端接“0”电平是错误的，与门输入有一个为0，输出即为0。。 图(c)：电路中两个与门输出端并接是错误的，会烧坏器件。因为当两个与非门的输出电平不相等时，两个门的输出级形成了低阻通道，使得电流过大，从而烧坏器件。

图(d)：电路中两OC门输出端虽能并接，但它们没有外接电阻至电源，电路不会有任何输出电压，所以是错误的。

题4.3如图P4.3所示的电路，写出输出端的逻辑函数式，并分析电路的逻辑功能。

'VCC'VCCA&Y1'RL&RLY3YVCCB&YRL2&Y4

解：由题意知：Y1输出为A，Y2输出为B，Y3输出为AB，Y4输出为AB。

根据OC门的线与功能，可以求得Y的逻辑函数： YABABABABAB，该电路实现异或功能。

题4.5 CMOS门电路如图P4.5所示，分析电路的功能，写出功能表，并画出相应的逻辑符号。

22

VDDATGYE1

解：真值表见表A4.5所示。

E A Y 1 × 高阻 0 0 1 0 1 0 分析：E1时，TG截止，输出高阻态;E0时，TG导通，YA 逻辑符号如图A4.5。

A1EYE

解：(a) L1ABCDEFABCDEF是一个六输入的与非逻辑关系；

(b) L2AB(CDE)ABCDE是一个六输入的或非逻辑关系；(c) L3ABCDE五输入与非逻辑关系；

(d) L4ABCDEFABCDEF

题 4.14 用增强型NMOS管构成的电路如图4.14所示。试写出F的逻辑表达式。

23

一、选择题

（1）满足 b 时，与非门输出为低电平。

(a) 只要有一个输入为高电平 (b) 所有输入都是高电平 (c) 所有输入都是低电平

（2）对于未使用的或非门输入，正确的处理方法是 a 。

(a) 连接到地

(b) 直接连接到Vcc (c) 通过电阻连接到地

（3）异或门的等效电路包含 b 。

(a) 两个或门、一个与门和两个非门 (b) 两个与门、一个或门和两个非门 (c) 两个与门和一个或门

五、利用逻辑代数的基本公式和常用公式化简以下各式。

（4）ABC(AB)C （5）YA,B,C,Dmi(i0,1,2,4,5,6,7,14,15)i六、用卡诺图化简法化简以下逻辑函数

（1）YABABCAB （2）YABABDACBCD 七、用卡诺图化简法化简以下逻辑函数

（1） YABCABCABCABC 给定的约束条件为ABCABC0 （2） YABCABCABCD 给定的约束条件为 AB0 [题2.5]写出下列各式的反函数。

（1）Y(ABC)CD （4）YABC(ABC)ABBCAC [题2.6] 写出下列各式的对偶式。

（1）YABCDE （2）Y(ABC)(ABCD)E [题2.13]化简下列逻辑函数（方法不限）。

24

（1）YABACCDD （2）Y(AB)D(ABBD)CACBDD 五、4. C 5. ACBCAD 六、1.YBAC

CDAB00000111100110010110111110101110

2．YABAC

CDAB00000111100010010010111110101110

七、（1）YABCBC； （2）YACBC或YACAC或YBCBC或YBCAC； [题2.5]1. 解:YA•(BC)CDACD

Y(ABC)[ABC(AB)(BC)(AC)]4．解： (ABC)[ABCABBCAC]

=ABCABCABCABC [题2.6] 1. Y'(AB)CDE

2. Y'((ABC)(ABCD)E)'(ABC)(AB)(CD)EABC(AB)(CD)E [题2.13]1. YABCD 2. YABACD或YBCACD 一、填空题

1. 在时间和数值上都是连续变化的信号是__模拟__信号；在时间和数值上是离散和量化的信号是__数字__信号。

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2. 表示逻辑函数常用的方法有４种，它们是_真值表，___逻辑函数式___，__逻辑图___，___卡诺图___。

二、请完成下列题的进制转换

１．(1011001)2( )10 ２．(16.6875)10( )2 1. 89； 2. 10000.1011 [题1.11] 写出下列BCD码对应的十进制数。

（1）(010110010110)8421BCD （2）(01001000111)8421BCD 答: 596；247；2796 一、填空题1．十进制数315转换为二进制数为（ ）。 A．0001 1001 1001 B．0001 0011 1011 C．0100 1001 1101 D．0100 1001 0110

2．8421BCD码(01010010)转换为十进制数为( )。 A．38 B．82 C．52 D．28

3．有一个8位D/A转换器，设它的满度输出电压为25.5V，当输入数字量为11101101时，输出电压为（ ）。 A．12.5V B．12.7V C．23.7V D．25V

4．如果异步二进制计数器的触发器为10个，则计数状态有（ ）种。 A．20 B．200 C．1000 D．1024

5．一片存储容量为8K*4的只读存储器ROM芯片应该有（ ）条地址线。 A．10 B．11 C．2 D．13

6．对于四位二进制计数器，初始状态为0000，经过100个脉冲后进入（ ）状态。A．0100 B．00 01 C．0011 D．1000

7．下列说法正确的是( )。

A．双极型数字集成门电路是以场效应管为基本器件构成的集成电路；B．COMS集成门电路集成度高，但功耗较高；

C．TTL逻辑门电路是以晶体管为基本器件构成的集成电路； D．TTL逻辑门电路和COMS集成门电路不能混合使用。

8．一个4位串行数据，输入4位移位寄存器，时钟脉冲频率为1KHZ，经过（ ）可以转换为4位并行数据输出 。

A．8ms B．4ms C．2ms D．1ms

9．下列逻辑代数基本运算关系式中不正确的是（ ）。A．A+A=A B．A·A=A C．A+0=0 D．A+1=1 10．4分频电路是指计满（ ）个时钟脉冲CP后产生一个输出信号。 A．2 B．4 C．6 D．8

11．下列逻辑电路中为时序逻辑电路的是( )。

A.变量译码器 B.加法器C.数码寄存器D.数据选择器 12. N个触发器可以构成能寄存（ ）位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N

(n+1）n

13. 有一个与非门构成的基本RS锁存器，欲使该锁存器保持原态即Q=Q则输入信号应为（ ）。 A.S＝R＝0 B.S＝R＝1 C.S＝1，R＝0 D.S＝0，R＝1

26

14.逻辑表达式（A＋B）·（A＋C）＝（ ）。 A. AB＋AC B.A＋BC C. B＋AC D.C＋AB 15.设FABCD则它的反函数是（ ）。

A.ABCD B.(AB)(CD) C.(AB)(CD) D.AB.CD 16.最小项ABCD的逻辑相邻项是（ ）。 A.ABCD B.ABCD C.ABCD D.ABCD

17.对于JK触发器，输入J＝0，K＝1，CP脉冲作用后，触发器的次态应为（ ）。 A.0 B.1 C.d D.不确定

18．一个T触发器，在T=0时，加上时钟脉冲，则触发器（ ）。 A．翻转 B．置1 C．保持原态 D．置0

19．比较两个一位二进制数A和B,当A=B时输出F=1,则F的表达式是（ ）。 A．F=AB B．FAB C．AB D．F=A⊙B

20．二输入端或非门，其输入端为A、B，输出端为Y，则其表达式Y= （ ）。 A．AB B．AB C．AB D．A+B

1．构成组合逻辑电路的基本逻辑单元电路是（ ）。

2．体现A/D和D/A转换器的工作性能的技术指标，可采用（ ）和转换速度两个参数描述。 3．当七段显示译码器的输出为高电平有效时，应选用共（ ）极数码管。

4．触发器异步输入端为低电平有效时，如果异步输入端RD=1，SD=0，则触发器直接置成（ ）状态。

5．数字电路中，常用的脉冲波形产生电路是（ ）器。

6．几个集电极开路与非门（OC门）输出端直接相连，配加负载电阻后实现（ ）功能。 7．对于D/A转换器，其转换位数越多，转换精度会越 ( ) 。

8．若用二进制代码对48个字符进行编码，则至少需要 （ ）位二进制数。 9．一个逻辑函数，如果有n个变量，则有（ ）个最小项。 10．十六路数据选择器，其选择控制输入端有（ ）个。 三、分析计算题（共32分）

1．八选一数据选择器74LS151的真值表如下表，图为由八选一数据选择器构成的组合逻辑电路，图中a1a0、b1b0为两个二位二进制数，试列出电路的真值表，并说明其逻辑功能。（10分） F F Y Y S a1 A2 74LS151 a0 A1 b1 A0 D0 D1 D2 D3 D4 D5 D6 D7 b0 1

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2．写出下图所示电路中各触发器的驱动方程、状态方程，画出其状态表、状态图、时序图，并且分析电路的功能。(16分) Q3Q2Q1Q01FF3Q1J&C11KRFF2Q1J&C11K&RFF1Q1J&∧FF0Q1JC11KRCP计数脉冲CR清零脉冲

∧∧∧C11KR

3．两相脉冲产生电路如下图所示，试画出在CP作用下1、2的波形，并说明1、2的相位差。设各

4．图示D/A转换器。已知R=20KΩ,Vref=20V；当某位数为0，开关接地，为1时，开关接

触发器的初始状态为0。

运放反相端。试求（1）V0的输出范围；(2)当D3D2D1D0=1110时，V0=？

R D0 D1 D2 D3 - vO +

四、设计题

2R S0 2R S1 2R R S2 2R R S3 2R R Vref 1．举重比赛中有A、B、C三名裁判，A为主裁，当两名或两名以上裁判（必须包括A在内）认为

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运动员上举杠铃合格，才能认为成功。（1）要求列真值表用与非门电路设计该逻辑电路。（2） 用74LS138芯片配合适当的门电路设计该逻辑电路。

2．试利用四位同步二进制计数器74HCT161的清零计数功能设计一个24进制计数器。

3．试利用555定时器产生一个周期性的矩形脉冲信号，使其高低电平之比近似为7：3，振荡频率为1kHz，画出实现电路图，标明参数关系。 一、选择题 1 B 2 C 3 C 4 D 5 D 6 A 7 C 8 B 9 C 10 11 B C 12 13 14 15 16 17 18 19 20 B B B C A A C D C 二、填空题 1．逻辑门电路；2．转换精度； 3．阴；4．1；5．多谐振荡器；6．线与；7．高；8．6；9．2n；10．4 三、分析计算题

（10分）1．函数F表达式为：（4分） a0 b0 a1 b1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

F 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1

FSmiDim0D0m1D1m2D2m3D3m4D4m5D5i07m6D6m7D7b0a1a0b1b0a1a0b1b0a1a0b1b0a1a0b1b0a0a1b1a1b1b0a0a1b1a1b1a0b0a1b1函数真值表（4分）该电路可以实现两个二位二进制数是否相等的判定。（2分）

计数脉冲序号 Q3n Q2n Q1n Q0n Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 1 2 3 4 5 6 7 8 9

nnJ1Q3Q00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 0

2．（1）驱动方程：（2分）J0K01

nnJQQ210

K1Q0nnJ3Q2Q1nQ0nK3Q0nn1nnQJQKQ（2）将驱动方程带入JK触发器的特性方程， 得时序电路的状态方程：（4

K2Q1nQ0n分）

n1n1nnnnnnnnnnnn Qn1QnQn1QnQnQnQnQnQQQQQQQQQQQQQ001301012102102321030Q3

（3）画出状态表，设初态为Q3Q2Q1Q0=0000，代入状态方程进行计算，得状态表（3分）

（4）画出状态图：（2分）（5）画出时序图：（4分） QQQQ3210

0000000100100011010029

1001100001110110010112345678910CPQ0Q1Q2

（6）由状态图和时序图可以看出，该电路是一个十进制加法计数器。 3．由图可得1、2的逻辑表达式

Q31Q2,2Q1Q2Q1Q2，

1、2的波形如下图所示。由波形

图可知，1超前2一个CP周期。 4

．

解

：

（

1

）

Vv0REFR203D3D2D1D01234R4(Di2i)

2222i02201417.5V 42当D全为0时，V0为0；当D全为1时，V0为-9.375，V0的输出范围0~-18. 75V；（2）当D3D2D1D0=1110时，v0四、设计题（共27分）

（12分）1．合格-1；不合格-0；成功-1；不成功-0

A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 0 0 0 1 1 1 A B C

& & F & FABCABCABCABACAB•AC

（8分）2．首先两片161级联（低位芯片的TC作为高

+5V G 1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 位芯片的计数使能信号），构成256进制计数器。从0000 A 状态开始计数，当输入第24个CP脉冲（上升沿）时， 输出电路图如下。输出Q7 Q6Q5 Q4 Q7 Q6Q5 Q4

B C C B A 138 & F =00011000，同过与非门译码后，反馈给两个芯片的RD端一个清零信号，立即使Q7 Q6Q5 Q4 Q7 Q6Q5 Q4返回00000000状态，接着RD端的清零信号也随之消失，74HCT161重新从0000状态开始新的计数周期。这样就跳过了00011001~11111111八个状态，获得了24进制计数器。

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1 CP >CP 3．tph:tpl(R1R2):R27:3 R1：R2=4:3 f

C R2 R1

1 ET LD A EP B 74LS161 QA QB Q7 Q6 QC Q5 C D TC RD QD Q4 >CP 1 1 ET LD A EP B 74LS161 QA QB Q3 & Q2 QC Q1 C D TC RD QD Q0 tph11.431.431000 tplR12R2C3R1CVcc 8 7 NE555 4 3 vO vC 6 2 1 5 0.1μF 波形图略

三、分析下图所示逻辑电路的最简与或逻辑表达式。（10分）

解：P1AB•CD P2ABCD,P3ABCD

FP1P2P3AB•CDABCDABCDABCDABCDABCDABCDABCDABCD

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