信号完整性研究
信号完整性研究 ................................................................................................................................................................................... 1 第一章 信号完整性研究：电压容限.............................................................................................................................................. 1 第二章 信号完整性研究：什么是地弹.......................................................................................................................................... 4 第三章 信号完整性研究：反射现象.............................................................................................................................................. 6 第四章 信号完整性研究：理解临界长度 ...................................................................................................................................... 7 第五章 信号完整性研究：信号上升时间与带宽 .......................................................................................................................... 9 第六章 信号完整性：特性阻抗 ................................................................................................................................................... 15 第七章 信号完整性：多长的走线才是传输线 ............................................................................................................................ 17 第八章 信号完整性：信号反射 ................................................................................................................................................... 19 第九章 信号完整性：信号振铃是怎么产生的 ............................................................................................................................ 21 第十章 信号完整性：PCB走线宽度变化产生的反射 ............................................................................................................... 24 第十一章 信号完整性：接收端容性负载的反射 ........................................................................................................................ 26 第十二章 信号完整性：PCB走线中途容性负载反射 ............................................................................................................... 30
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第一章 信号完整性研究：电压容限
在高速pcb设计中，有很大一部分工作是进行噪声预算，规划系统各种噪声源产生噪声大小。这就涉及到一个非常基础但十分重要的概念：电压容限。
电压容限是指驱动器的输出与接收端输入在最坏情况下的灵敏度之间的差值。很多器件都是输入电压敏感的。图中显示了驱动器输出与接受器输入电压之间的逻辑关系。
对于驱动器端输出高电平不低于VOH min，输出低电平不高于VOL max。而对于接收端输入来说，只要高于VIH min，就可以保证可靠接收到逻辑1，只要低于VIL max即可保证接受到逻辑0。而如果输入电压位于VIH min和VIL max之间的区域时，可能被接收电路判为1，也可能判为0，因此对于接收电路来说输入电压不能处于这个不定态区域。以高电平输出和输入关系来看，最小的输出值和最小允许输入值之间存在一个差值，这个值就是高电平的电压容限。
即：高电平电压容限 = VOH min - VIH min 。同理低电平电压容限 = VIH min - VIL max 。
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电压容限为处理电路系统中各种不理想因素提供了一个缓冲地带，使得系统能够在一定程度上容忍发送和接收过程中的信号畸变。电压容限在系统噪声预算设计中占有重要的作用，系统最终的噪声总量不能超过电压容限，否则，信号进入接收端的不定态区域时，系统将无法正常工作。
实际系统中总会有不理想的因素，造成信号的恶化，引入噪声。下面几种情况都会引入噪声：
1、由于回路阻抗的存在，回路中必然产生压降，导致各逻辑器件之间存在地电位差。门电路发送的信号是本地地电位上的一个固定电位，如果发送端与接收端的参考电位之间发生了偏移，那么收到的将会是另外一个电位。
2、某些逻辑系列产品的门限电平是一个温度的函数。温度较低的门电路到温度较高的门电路的信号传送可能容限减少或者负的容限值。
3、快速变化的返回信号电流，流经接地通路电感，引起逻辑器件之间的对地电压变化。这些对地电压差对于接收信号电位的影响就像上面所说的直流地电位差一样。这是感性串扰的一种形式。
4、邻近线路上的信号可能通过各自的互容或互感相互耦合，对某个指定的线路产生串扰。串扰叠加到预期的接收信号之上，可能使一个好信号偏移到邻近开关门限。
5、振铃、反射、长的线路使二进制信号的形状产生扭曲。与发射端相比，接收端变化了的信号显得更小（或更大）。容限为信号失真流出了一些容许限度。
前两种情况在所有电子系统都会存在，无论其运行速度如何。后三种是高速系统特有的。这3个高速效应都随被传输信号的大小而改变：信号返回电流越大，引起的地电位差越高。信号电压（或电流）越大，产生的串扰越多，而且传输信号越大，表现出的振铃和反射越严重。因此不论是低速还是高速系统，都不可避免的引入噪声，而电压容限给了系
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统调整地余地。
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第二章 信号完整性研究：什么是地弹
所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹（ground bounce）。当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。
那么“地弹”是如何产生的呢？
首先我们要明白，对于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是由于引脚上的电感引起的。
我们可以用下图来直观的解释一下。图中开关Q的不同位置代表了输出的“0”“1”两种状态。假定由于电路状态装换，开关Q接通RL低电平，负载电容对地放电，随着负载电容电压下降，它积累的电荷流向地，在接地回路上形成一个大的电流浪涌。随着放电电流建立然后衰减，这一电流变化作用于接地引脚的电感LG，这样在芯片外的电路板“地”与芯片内的地之间，会形成一定的电压差，如图中VG。这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。
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芯片A的输出变化，产生地弹。这对芯片A的输入逻辑是有影响的。接收逻辑把输入电压和芯片内部的地电压差分比较确定输入，因此从接收逻辑来看就象输入信号本身叠加了一个与地弹噪声相同的噪声。
现在，集成电路的规模越来越大，开关速度不断提高，地弹噪声如果控制不好就会影响电路的功能，因此有必要深入理解地弹的概念并研究它的规律。
本文只是概念性的阐述，对地弹的深入剖析将在后续文章中进行。 5
第三章 信号完整性研究：反射现象
前面讲过，对于数字信号的方波而言，含有丰富的高频谐波分量，边沿越陡峭，高频成分越多。而pcb上的走线对于高频信号而言相当于传输线，信号在传输线中传播时，如果遇到特性阻抗不连续，就会发生反射。反射可能发生在传输线的末端，拐角，过孔，元件引脚，线宽变化，T型引线等处。总之，无论什么原因引起了传输线的阻抗发生突变，就会有部分信号沿传输线反射回源端。
反射形成机理很复杂，这包含了很多电磁领域的复杂的知识，本文不准备深入讨论，如果你真的很想知道，可以给我留言，我专门讲解。
工程中重要的是反射量的大小。表征这一现象的最好的量化方法就是使用反射系数。反射系数是指反射信号与入射信号幅值之比，其大小为：(Z2-Z1)/ (Z2+Z1)。Z1是第一个区域的特性阻抗，Z2是第二个区域的特性阻抗。当信号从第一个区域传输到第二个区域时，交界处发生阻抗突变，因而形成反射。举个例子看看反射能有多大，假设Z1=50欧姆，Z2=75欧姆，根据公式得到反射系数为：（75-50）/（75+50）=20%。如果入射信号幅度是3.3v，反射电压达到了3.3*20%=0.66v。对于数字信号而言，这是一个很大的值。你必须非常注意他的影响。
实际电路板上的反射可能非常复杂，反射回来的信号还会再次反射回去，方向与发射信号相同，到达阻抗突变处又再次反射回源端，从而形成多次反射，一般的资料上都用反弹图来表示。多次的反弹是导致信号振铃的根本原因，相当于在信号上叠加了一个噪声。为了电路板能正确工作，你必须想办法控制这个噪声的大小，噪声预算是设计高性能电路板的一个非常重要的步骤。
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第四章 信号完整性研究：理解临界长度
很多人对于PCB上线条的临界长度这个概念非常模糊，甚至很多人根本不知道这个概念，如果你设计高速电路板却不知道这个概念，那可以肯定，最终做出的电路板很可能无法稳定工作，而你却一头雾水，无从下手调试。
临界长度在业界说法很混乱，有人说3英寸，有人说1英寸，我还听说过很多其他的说法，多数是因为对这个概念理解有误造成的。很多人说，奥，走线太长会引起信号反射，走线很短的话不会产生反射。这种说法是非常错误的，把好几个概念像搅浆糊一样混在一起。那么临界长度到底是什么，是多少，为什么要关注临界长度？
理解临界长度的最好方法就是从时间角度来分析。信号在pcb走线上传输需要一定的时间，普通FR4板材上传输时间约为每纳秒6英寸，当然表层走线和内层走线速度稍有差别。当走线上存在阻抗突变就会发生信号反射，这和走线长度无关。但是，如果走线很短，在源端信号还没上升到高电平时，反射信号就已经回到源端，那么发射信号就被淹没在上升沿中，信号波形没有太大的改变。走线如果很长，发射端信号已经到达高电平，反射信号才到达源端，那么反射信号就会叠加在高电平位置，从而造成干扰。那么走线长度就有一个临界值，大于这个值，返回信号叠加在高电平处，小于这个值反射信号被上升沿淹没。这个临界值就是临界长度，注意，这种定义非常不准确，因为只考虑了一次反射情况，这里只是为了理解概念需要，暂时这样说。
那么准确的定义是什么？实际中反射都是发生多次的，虽然第一次信号反射回到源端的时间小于信号上升沿时间，但是后面的多次反射还会叠加在高电平位置，对信号波形造成干扰。那么，临界长度的合理定义应该是：能把反射信号的干扰控制在可容忍的范围内的走线长度。这一长度上的信号往返时间要比信号上升时间小很多。试验中发现的经验数据为，当信号在pcb走线上的时延高于信号上升沿的20%时，信号会产生明显的振铃。对于上升时间为1ns的方波信号来说，pcb走线长度为0.2*6=1.2inch以上时，信号就会有
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严重的振铃。所以临界长度就是1.2inch，大约3cm。
你可能注意到了，又是信号上升时间！再一次强调，信号上升时间在高速设计中占有重要地位。
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第五章 信号完整性研究：信号上升时间与带宽
在前文中我提到过，要重视信号上升时间，很多信号完整性问题都是由信号上升时间短引起的。本文就谈谈一个基础概念：信号上升时间和信号带宽的关系。
对于数字电路，输出的通常是方波信号。方波的上升边沿非常陡峭，根据傅立叶分析，任何信号都可以分解成一系列不同频率的正弦信号，方波中包含了非常丰富的频谱成分。
抛开枯燥的理论分析，我们用实验来直观的分析方波中的频率成分，看看不同频率的正弦信号是如何叠加成为方波的。首先我们把一个1.65v的直流和一个100MHz的正弦波形叠加，得到一个直流偏置为1.65v的单频正弦波。我们给这一信号叠加整数倍频率的正弦信号，也就是通常所说的谐波。3次谐波的频率为300MHz，5次谐波的频率为500MHz，以此类推，高次谐波都是100MHz的整数倍。图1是叠加不同谐波前后的比较，左上角的是直流偏置的100MHz基频波形，右上角时基频叠加了3次谐波后的波形，有点类似于方波了。左下角是基频+3次谐波+5次谐波的波形，右下角是基频+3次谐波+5次谐波+7次谐波的波形。这里可以直观的看到叠加的谐波成分越多，波形就越像方波。
图1
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因此如果叠加足够多的谐波，我们就可以近似的合成出方波。图2是叠加到217次谐波后的波形。已经非常近似方波了，不用关心角上的那些毛刺，那是著名的吉博斯现象，这种仿真必然会有的，但不影响对问题的理解。这里我们叠加谐波的最高频率达到了21.7GHz。
图2
上面的实验非常有助于我们理解方波波形的本质特征，理想的方波信号包含了无穷多的谐波分量，可以说带宽是无限的。实际中的方波信号与理想方波信号有差距，但有一点是共同的，就是所包含频率很高的频谱成分。
现在我们看看叠加不同频谱成分对上升沿的影响。图3是对比显示。蓝色是基频信号上升边，绿色是叠加了3次谐波后的波形上升边沿，红色是基频+3次谐波+5次谐波+7次谐波后的上升边沿，黑色的是一直叠加到217次谐波后的波形上升边沿。
图3
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通过这个实验可以直观的看到，谐波分量越多，上升沿越陡峭。或从另一个角度说，如果信号的上升边沿很陡峭，上升时间很短，那该信号的带宽就很宽。上升时间越短，信号的带宽越宽。这是一个十分重要的概念，一定要有一个直觉的认识，深深刻在脑子里，这对你学习信号完整性非常有好处。
这里说一下，最终合成的方波，其波形重复频率就是100MHz。叠加谐波只是改变了信号上升时间。信号上升时间和100MHz这个频率无关，换成50MHz也是同样的规律。如果你的电路板输出数据信号只是几十MHz，你可能会不在意信号完整性问题。但这时你想想信号由于上升时间很短，频谱中的那些高频谐波会有什么影响？记住一个重要的结论：影响信号完整性的不是波形的重复频率，而是信号的上升时间。
本文的仿真代码很简单，我把代码贴在这里，你可以自己在matlab上运行一下看看。 clc; clear all; pack;
Fs = 10e9;
Nsamp = 2e4;
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t = [0:Nsamp-1].*(1/Fs);
f1 = 1e6;
x0 = 3.3/2;
x1 = x0 + 1.65*sin(2*pi*f1*t);
x3 = x0;
for n=1:2:3
x3 = x3 + 3.3*2/(pi*n) * sin(2*pi*n*f1*t);end
x5 = x0;
for n=1:2:5
x5 = x5 + 3.3*2/(pi*n) * sin(2*pi*n*f1*t);end
x7 = x0;
12
for n=1:2:7
x7 = x7 + 3.3*2/(pi*n) * sin(2*pi*n*f1*t);
end
figure
subplot(221)
plot(x1)
subplot(222)
plot(x3)
subplot(223)
plot(x5)
subplot(224)
plot(x7)
x217 = x0;
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for n=1:2:217
x217 = x217 + 3.3*2/(pi*n) * sin(2*pi*n*f1*t);
end
figure
plot(x217)
figure
plot(x217,'k')
hold on
plot(x1,'b')
plot(x3,'g')
plot(x7,'r')
hold off
axis([8000 12000 -0.5 4])
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第六章 信号完整性：特性阻抗
当信号在传输线上传播时，信号感受到的瞬态阻抗与单位长度电容和材料的介电常数有关，可表示为：
。如果PCB上线条的厚度和宽度不变，并且走线和返回平面
间距离不变，那么信号感受到的瞬态阻抗就不变，传输线是均匀的。对于均匀传输线，恒定的瞬态阻抗说明了传输线的特性，称为特性阻抗。
如果PCB上线条的厚度增大或者宽度增加，单位长度电容增加，特性阻抗就变小。同样，走线和返回平面间距离减小，电容增大，特性阻抗也减小。
一个很重要的特性阻抗就是自由空间的特性阻抗，也叫自由空间的波阻抗，在EMC中非常重要。自由空间特性阻抗为
对于常见的FR4板材的PCB板上，
。
特性阻抗的典型结构如图所示。对于微带线，
线宽W是介质厚度h的2倍。对于带状线，线条两侧介质总厚度b是线宽W的两倍。
图1
FR4板材的PCB板上， 特性阻抗传输线另一个特性是： 单位长度电容=3.3pF/in
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单位长度电容=8.3nH/in
图2
了解这些特殊的特性阻抗，对于设计电路板有一定的参考意义，能让我们在制作电路前有个直觉的认识。
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第七章 信号完整性：多长的走线才是传输线
这和信号的传播速度有关，在FR4板材上铜线条中信号速度为6in/ns。简单的说，只要信号在走线上的往返时间大于信号的上升时间，PCB上的走线就应当做传输线来处理。
我们看信号在一段长走线上传播时会发生什么情况。假设有一段60英寸长的PCB走线，如图1所示，返回路径是PCB板内层靠近信号线的地平面，信号线和地平面间在远端开路。
图1
信号在这条走线上向前传播，传输到走线尽头需要10ns，返回到源端又需要10ns，则总的往返时间是20ns。如果把上面的信号往返路径看成普通的电流回路的话，返回路径上应该没有电流，因为在远端是开路的。但实际情况却不是这样，返回路径在信号上后最初的一段时间有电流。
在这段走线上加一个上升时间为1ns的信号，在最初的1ns时间，信号还线条上只走了6英寸，不知道远端是开路还是短路，那么信号感觉到的阻抗有多大，怎么确定？如果把信号往返路径看成普通的电流回路的话就会产生矛盾，所以，必须按传输线处理。
实际上，在信号线条和返回地平面间存在寄生电容，如图2所示。当信号向前传播过程中，A点处电压不断不变化，对于寄生电容来说，变化的电压意味着产生电流，方向如图中虚线所示。因此信号感受到的阻抗就是电容呈现出来的阻抗，寄生电容构成了电流回流的路径。信号在向前传播所经过的每一点都会感受到一个阻抗，这个阻抗是变化的电压
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施加到寄生电容上产生的，通常叫做传输线的瞬态阻抗。
图2
当信号到达远端，远端的电压升至信号的最终电压后，电压不再变化。虽然寄生电容还是存在，但是没有电压的变化，电容相当于开路，这对应的就是直流情况。
因此，这个信号路径短期的表现和长期的表现不一样，在起始一小段时间内，表现就是传输线。即使传输线远端开路，在信号跳变期间，传输线前段的性能也会像一个阻值有限的电阻。
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第八章 信号完整性：信号反射
信号沿传输线向前传播时，每时每刻都会感受到一个瞬态阻抗，这个阻抗可能是传输线本身的，也可能是中途或末端其他元件的。对于信号来说，它不会区分到底是什么，信号所感受到的只有阻抗。如果信号感受到的阻抗是恒定的，那么他就会正常向前传播，只要感受到的阻抗发生变化，不论是什么引起的（可能是中途遇到的电阻，电容，电感，过孔，PCB转角，接插件），信号都会发生反射。
那么有多少被反射回传输线的起点？衡量信号反射量的重要指标是反射系数，表示反射电压和原传输信号电压的比值。反射系数定义为：抗，
。其中：
为变化前的阻
为变化后的阻抗。假设PCB线条的特性阻抗为50欧姆，传输过程中遇到一个100
欧姆的贴片电阻，暂时不考虑寄生电容电感的影响，把电阻看成理想的纯电阻，那么反射系数为：
反射电压就是1.1V。
纯电阻性负载的反射是研究反射现象的基础，阻性负载的变化无非是以下四种情况：阻抗增加有限值、减小有限值、开路（阻抗变为无穷大）、短路（阻抗突然变为0）。
阻抗增加有限值：
反射电压上面的例子已经计算过了。这时，信号反射点处就会有两个电压成分，一部分是从源端传来的3.3V电压，另一部分是在反射电压1.1V，那么反射点处的电压为二者之和，即4.4V。
阻抗减小有限值：
仍按上面的例子，PCB线条的特性阻抗为50欧姆，如果遇到的电阻是30欧姆，则反
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，信号有1/3被反射回源端。如果传输信号的电压是3.3V电压，
射系数为 ，反射系数为负值，说明反射电压为负电压，值为
。此时反射点电压为3.3V+（-0.825V）=2.475V。
开路：
开路相当于阻抗无穷大，反射系数按公式计算为1。即反射电压3.3V。反射点处电压为6.6V。可见，在这种极端情况下，反射点处电压翻倍了。
短路：
短路时阻抗为0，电压一定为0。按公式计算反射系数为-1，说明反射电压为-3.3V，因此反射点电压为0。
计算非常简单，重要的是必须知道，由于反射现象的存在，信号传播路径中阻抗发生变化的点，其电压不再是原来传输的电压。这种反射电压会改变信号的波形，从而可能会引起信号完整性问题。这种感性的认识对研究信号完整性及设计电路板非常重要，必须在头脑中建立起这个概念。
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第九章 信号完整性：信号振铃是怎么产生的
信号的反射可能会引起振铃现象，一个典型的信号振铃如图1所示。
图1
那么信号振铃是怎么产生的呢？
前面讲过，如果信号传输过程中感受到阻抗的变化，就会发生信号的反射。这个信号可能是驱动端发出的信号，也可能是远端反射回来的反射信号。根据反射系数的公式，当信号感受到阻抗变小，就会发生负反射，反射的负电压会使信号产生下冲。信号在驱动端和远端负载之间多次反射，其结果就是信号振铃。大多数芯片的输出阻抗都很低，如果输出阻抗小于PCB走线的特性阻抗，那么在没有源端端接的情况下，必然产生信号振铃。
信号振铃的过程可以用反弹图来直观的解释。假设驱动端的输出阻抗是10欧姆，PCB走线的特性阻抗为50欧姆（可以通过改变PCB走线宽度，PCB走线和内层参考平面间介质厚度来调整），为了分析方便，假设远端开路，即远端阻抗无穷大。驱动端传输3.3V电压信号。我们跟着信号在这条传输线中跑一次，看看到底发生了什么？为分析方便，忽略传输线寄生电容和寄生电感的影响，只考虑阻性负载。图2为反射示意图。
第1次反射：信号从芯片内部发出，经过10欧姆输出阻抗和50欧姆PCB特性阻抗的分压，实际加到PCB走线上的信号为A点电压3.3*50/(10+50)=2.75V。传输到远端B
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点，由于B点开路，阻抗无穷大，反射系数为1，即信号全部反射，反射信号也是2.75V。此时B点测量电压是2.75+2.75=5.5V。
第2次反射：2.75V反射电压回到A点，阻抗由50欧姆变为10欧姆，发生负反射，A点反射电压为-1.83V，该电压到达B点，再次发生反射，反射电压-1.83V。此时B点测量电压为5.5-1.83-1.83=1.84V。
第3次反射：从B点反射回的-1.83V电压到达A点，再次发生负反射，反射电压为1.22V。该电压到达B点再次发生正反射，反射电压1.22V。此时B点测量电压为1.84+1.22+1.22=4.28V。
第4次反射：。。。 。。。 。。。第5次反射：。。。 。。。 。。。
如此循环，反射电压在A点和B点之间来回反弹，而引起B点电压不稳定。观察B点电压：5.5V->1.84V->4.28V->……，可见B点电压会有上下波动，这就是信号振铃。
图2
信号振铃根本原因是负反射引起的，其罪魁祸首仍然是阻抗变化，又是阻抗！在研究信号完整性问题时，一定时时注意阻抗问题。
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负载端信号振铃会严重干扰信号的接受，产生逻辑错误，必须减小或消除，因此对于长的传输线必须进行阻抗匹配端接。
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第十章 信号完整性：PCB走线宽度变化产生的反射
在进行PCB布线时，经常会发生这样的情况：走线通过某一区域时，由于该区域布线空间有限，不得不使用更细的线条，通过这一区域后，线条再恢复原来的宽度。走线宽度变化会引起阻抗变化，因此发生反射，对信号产生影响。那么什么情况下可以忽略这一影响，又在什么情况下我们必须考虑它的影响？
有三个因素和这一影响有关：阻抗变化的大小、信号上升时间、窄线条上信号的时延。 首先讨论阻抗变化的大小。很多电路的设计要求反射噪声小于电压摆幅的5%（这和信号上的噪声预算有关），根据反射系数公式：
可以计算出阻抗大致的变化率要求为： 型指标为+/-10%，根本原因就在这。
如果阻抗变化只发生一次，例如线宽从8mil变到6mil后，一直保持6mil宽度这种情况，要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要求，阻抗变化必须小于10%。这有时很难做到，以 FR4板材上微带线的情况为例，我们计算一下。如果线宽8mil，线条和参考平面之间的厚度为4mil，特性阻抗为46.5欧姆。线宽变化到6mil后特性阻抗变成54.2欧姆，阻抗变化率达到了20%。反射信号的幅度必然超标。至于对信号造成多大影响，还和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。
如果阻抗变化发生两次，例如线宽从8mil变到6mil后，拉出2cm后又变回8mil。那么在2cm长6mil宽线条的两个端点处都会发生反射，一次是阻抗变大，发生正反射，接着阻抗变小，发生负反射。如果两次反射间隔时间足够短，两次反射就有可能相互抵消，
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。你可能知道，电路板上阻抗的典
从而减小影响。假设传输信号为1V，第一次正反射有0.2V被反射，1.2V继续向前传输，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假设6mil线长度极短，两次反射几乎同时发生，那么总的反射电压只有0.04V，小于5%这一噪声预算要求。因此，这种反射是否影响信号，有多大影响，和阻抗变化处的时延以及信号上升时间有关。研究及实验表明，只要阻抗变化处的时延小于信号上升时间的20%，反射信号就不会造成问题。如果信号上升时间为1ns，那么阻抗变化处的时延小于0.2ns对应1.2英寸，反射就不会产生问题。也就是说，对于本例情况，6mil宽走线的长度只要小于3cm就不会有问题。
当PCB走线线宽发生变化时，要根据实际情况仔细分析，是否造成影响。需要关注的参数由三个：阻抗变化有多大、信号上升时间是多少、线宽变化的颈状部分有多长。根据上面的方法大致估算一下，适当留出一定的余量。如果可能的话，尽量让减小颈状部分长度。
需要指出的是，实际的PCB加工中，参数不可能像理论中那样精确，理论能对我们的设计提供指导，但不能照搬照抄，不能教条，毕竟这是一门实践的科学。估算出的值要根据实际情况做适当的修订，再应用到设计中。如果感觉经验不足，那就先保守点，然后在根据制造成本适当调整。
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第十一章 信号完整性：接收端容性负载的反射
信号的接收端可能是集成芯片的一个引脚，也可能是其他元器件。不论接收端是什么，实际的器件的输入端必然存在寄生电容，接受信号的芯片引脚和相邻引脚之间有一定的寄生电容，和引脚相连的芯片内部的布线也会存在寄生电容，另外引脚和信号返回路径之间也会存在寄生电容。
好复杂，这么多寄生电容！其实很简单，想想电容是什么？两个金属板，中间是某种绝缘介质。这个定义中并没有说两个金属板是什么形状的，芯片两个相邻引脚也可以看做是电容的两个金属板，中间介质是空气，不就是一个电容么。芯片引脚和PCB板内层的电源或地平面也是一对金属板，中间介质是PCB板的板材，常见的是FR4材料，也是一个电容。呵呵，搞来搞去，还是回到了最基础的部分。高手不要笑，太简单了。不过确实很多人看到寄生电容就感到有点晕，理解不透，所以在这里啰嗦一下。
回到正题，下面研究一下信号终端的电容有什么影响。将模型简化，用一个分立电容元件代替所有寄生电容，如图1所示。
图1
我们考察B点电容的阻抗情况。电容的电流为：
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随着电容的充电，电压变化率逐渐减小（电路原理中的瞬态过程），电容的充电电流也不断减小。即电容的充电电流是随时间变化的。
电容的阻抗为：
因此电容所表现出来的阻抗随时间变化，不是恒定的。正是这种阻抗的变化特性决定了电容对信号影响的特殊性。如果信号上升时间小于电容的充电时间，最初电容两端的电压迅速上升，这时阻抗很小。随着电容充电，电压变化率下降，充电电流减小，表现为阻抗明显增大。充电时间无穷大时，电容相当于开路，阻抗无穷大。
阻抗的变化必然影响信号的反射。在充电的开始一段时间，阻抗很小，小于传输线的特性阻抗，将发生负反射，反射回源端A点的信号将产生下冲。随着电容阻抗的增加，反射逐渐过渡到正反射，A点的信号经过一个下冲会逐渐升高，最终达到开路电压。
因此电容负载使源端信号产生局部电压凹陷。精确波形和传输线的特性阻抗、电容量、信号上升时间有关。
对于接收端，很明显，就是一个RC充电电路，不是很严谨，但是和实际情况非常相似。电容两端电压，即B点电压随RC充电电路的时间常数呈指数增加（基本电路原理）。因此电容对接收端信号上升时间产生影响。
RC充电电路的时间常数为
，这是B点电压上升到电压终值的
即37%所
需的时间。B点电压10%~90%上升时间为
如果传输线特性阻抗为50欧姆，电容量10pF，则10~90充电时间为1.1ns。如果信
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号上升时间小于1.1ns，那么B点电压上升时间主要由电容充电时间决定。如果信号上升时间大于1.1ns，末端电容器作用是使上升时间进一步延长，增加约1.1ns（实际应比这个值小）。图2显示了终端电容负载对驱动端和接受端产生影响的示意图，放在这里，让大家能有个感性的认识。
图2
至于信号上升时间增加的精确值是多少，对于电路设计来说没必要，只要定性的分析，有个大致的估算就可以了。因为计算再精确也没实际意义，电路板的参数也不精确！对于设计者来说，定性分析并了解影响，大致估算出影响在那个量级，能给电路设计提供指导就可以了，其他的事软件来做吧。举个例子，如果信号上升时间1ns，电容使信号上升时间增加远小于1ns，比如0.2 ns，那么这么一点点增加可能不会有什么影响。如果电容造成的上升时间增加很多，那可能就会对电路时序产生影响。那么多少算很多？看看电路的时序余量吧，这涉及到电路的时序分析和时序设计。
总之接收端电容负载的影响有两点：
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1、 使源端（驱动端）信号产生局部电压凹陷。 2、 接收端信号上升时间延长。 在电路设计中这两点都要考虑。
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第十二章 信号完整性：PCB走线中途容性负载反射
很多时候，PCB走线中途会经过过孔、测试点焊盘、短的stub线等，都存在寄生电容，必然对信号造成影响。走线中途的电容对信号的影响要从发射端和接受端两个方面分析，对起点和终点都有影响。
首先按看一下对信号发射端的影响。当一个快速上升的阶跃信号到达电容时，电容快速充电，充电电流和信号电压上升快慢有关，充电电流公式为：I=C*dV/dt。电容量越大，充电电流越大，信号上升时间越快，dt越小，同样使充电电流越大。
我们知道，信号的反射与信号感受到的阻抗变化有关，因此为了分析，我们看一下，电容引起的阻抗变化。在电容开始充电的初期，阻抗表示为：
这里dV实际上是阶跃信号电压变化，dt为信号上升时间，电容阻抗公式变为：
从这个公式中，我们可以得到一个很重要的信息，当阶跃信号施加到电容两端的初期，电容的阻抗与信号上升时间和本身的电容量有关。
通常在电容充电初期，阻抗很小，小于走线的特性阻抗。信号在电容处发生负反射，这个负电压信号和原信号叠加，使得发射端的信号产生下冲，引起发射端信号的非单调性。
对于接收端，信号到达接收端后，发生正反射，反射回来的信号到达电容位置，那个样发生负反射，反射回接收端的负反射电压同样使接收端信号产生下冲。
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为了使反射噪声小于电压摆幅的5%（这种情况对信号影响可以容忍），阻抗变化必须小于10%。那么电容阻抗应该控制在多少？电容的阻抗表现为一个并联阻抗，我们可以用并联阻抗公式和反射系数公式来确定它的范围。对于这种并联阻抗，我们希望电容阻抗越大越好。假设电容阻抗是PCB走线特性阻抗的k倍，根据并联阻抗公式得到电容处信号感受到的阻抗为：
阻抗变化率为：
，即
，也就是说，根据这种理想的计算，电容的阻抗至
少要是PCB特性阻抗的9倍以上。实际上，随着电容的充电，电容的阻抗不断增加，并不是一直保持最低阻抗，另外，每一个器件还会有寄生电感，使阻抗增加。因此这个9倍限制可以放宽。在下边的讨论中假设这个限制是5倍。
有了阻抗的指标，我们就可以确定能容忍多大的电容量。电路板上50欧姆特性阻抗很常见，我就用50欧姆来计算。
得出：
即在这种情况下，如果信号上升时间为1ns，那么电容量要小于4皮法。反之，如果电容量为4皮法，则信号上升时间最快为1ns，如果信号上升时间为0.5ns，这个4皮法的电容就会产生问题。
这里的计算只不过是为了说明电容的影响，实际电路中情况十分复杂，需要考虑的因素更多，因此这里计算是否精确没有实际意义。关键是要通过这种计算理解电容是如何影
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响信号的。我们对电路板上每一个因素的影响都有一个感性认识后，就能为设计提供必要的指导，出现问题就知道如何去分析。精确的评估需要用软件来仿真。
总结：
1 PCB走线中途容性负载使发射端信号产生下冲，接收端信号也会产生下冲。 2 能容忍的电容量和信号上升时间有关，信号上升时间越快，能容忍的电容量越小。 文档出处：www.sig007.com 于博士网站
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