应用于gnss射频芯片的小数分频电路设计

Journal of Navigation and Positioning Feb.，2020

引文格式：杨毅，黄海生，李鑫，等. 应用于GNSS射频芯片的小数分频电路设计[J]. 导航定位学报, 2020, 8(1): 78-83（.YANG Yi, HUANG Haisheng, LI Xin, et al. Design of fractional frequency dividing circuits for GNSS RF chips[J]. Journal of Navigation and Positioning, 2020, 8(1): 78-83.）DOI:10.16547/j.cnki.10-1096.20200114.

应用于GNSS射频芯片的小数分频电路设计

杨 毅，黄海生，李 鑫，董明月

（西安邮电大学 电子工程学院，西安 710121）

摘要：为了有效提高全球卫星导航系统（GNSS）的芯片性能，设计1种应用于GNSS射频芯片的小数分频器电路，能够实现16~255之间的小数分频：利用MASH1-1-1 Sigma-delta调制器的特性解决分频电路产生的小数杂散；并通过在调制器输入端加入1个由变形m序列产生的抖动电路，解决调制器的结构寄生问题；然后在ADS软件上针对GPS L1频点，以及4.092 MHz的中频信号与13、16.35、24.55 MHz外部参考频率之间不同的分频比，对调制器电路进行建模仿真；最后电路使用Verilog硬件语言设计实现，用Modelsim软件进行了功能仿真。仿真结果表明，小数分频器功能正确，且加入抖动后的调制器能够输出平滑、无毛刺的调制序列，能有效提高芯片性能。

关键词：全球卫星导航系统；射频芯片；小数分频器；MASH1-1-1 Sigma-delta调制器；抖动 中图分类号：P228 文献标志码：A 文章编号：2095󰀎4999(2020)01󰀎0078󰀎06

Design of fractional frequency dividing circuits for GNSS RF chips

YANG Yi, HUANG Haisheng, LI Xin, DONG Mingyue

（School of Electronic Engineering, Xi’an University of Posts and Telecommunication, Xi’an 710121, China）

Abstract：In order to efficiently improve the chip performance of GNSS, the paper designed a decimal frequency divider circuit which can be applied in the RF chip of GNSS with the decimal frequency of 16~255: the fractional spur which is caused by prescale circuit was effectively solved by MASH1-1-1 Sigma-delta modulator; and a dither which is caused by the deformed m-sequence was added on the input of modulator to solve the problem of structure spuriousness; then modeling and simulation of the modulator circuit were carried out by ADS, which mainly aims to the different dividing rations between the GPS L1 frequency point, the IF signal of 4.092 MHz, and the frequency reference of 13, 16.35 and 24.55 MHz; finally, the circuit was designed and implemented by Verilog hardware description language, and the functional simulation on Modelsim was done. Simulational result showed that the function of the decimal fraction frequency divider would be valid, and the modulator after adding the dither could output a smooth and burr-free modulation sequence for every occasion, which could effectively improve the performance of chips.

Keywords：global navigation satellite system (GNSS); radio frequency (RF) chip; fractional divider; MASH1-1-1 Sigma-delta modulator; dither

0 引言

全球卫星导航系统（global navigation satellite system, GNSS）接收机中射频芯片接收到的信号需要经过滤波放大和下变频。电路中下变频就是在本地产生1个特定频率的正弦信号与输入信号相

乘，然后滤除掉高频分量，保留中频分量[1]。本地正弦信号是由本地的晶振产生的时钟信号，经过倍频，然后经过小数分频，得到1个特定的时钟信号。由于本地晶振频率不同，需设置不同的小数分频器、不同频率的晶振，得到的目标频率虽然相同，但是会产生不同的杂散[2]。所以，本文研究设计利

收稿日期：2019󰀎06󰀎04

第一作者简介：杨 毅（1996—），男，陕西宝鸡人，硕士研究生，研究方向为数字集成电路。

通信作者简介：黄海生（1964—），男，陕西榆林人，硕士，教授，研究方向为专用集成电路与系统设计。

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用Sigma-delta调制器的特性，使芯片在任何情况下都拥有较低的相位杂散[3]，

并针对调制器输出序列周期太短导致的结构寄生问题，在调制器输入端加入1个变形m序列进行改善，具体电路采用Verilog HDL实现，设计出1种应用于GNSS射频芯片的小数分频电路。

1 小数分频器原理

1.1 锁相环频率合成器原理

射频芯片采用锁相环频率合成器产生本地正弦信号，其工作方式为：鉴频鉴相器（phase frequency detector, PFD）对内部分频结果Fdiv与外部晶振信号Fref进行对比产生脉冲信号[4]，作用于电荷泵（charge pump, CP）控制环路滤波器（loop filter, LPF）输出电压VL的值，VL控制压控振荡器（voltage controlled oscillator, VCO）产生信号Fpll[5]，Fpll经过分频器产生频率Fdiv，使得Fdiv朝着更加接近Fref的方向变化；当 Fdiv与Fref同频同相，CP的输出电压稳定后，VCO产生稳定的频率使锁相环锁定 [5]。总框图如图1所示。

图1 锁相环频率合成器总框图

图1中，虚线框所示为Verilog HDL设计实现的N.F小数分频器，由N count分频计数电路、Sigma-delta调制器电路以及Dither抖动电路构成，图中N_frac与N_int分别为输入的分频比的小数与整数部分，Ndiv为电路内部产生的瞬时分频比，P/P+1 Prescaler为前置双模预分频器。 1.2 小数分频器电路实现

数字电路进行小数分频时，每1个瞬时进行的是整数分频，然后在1个周期内得到统计意义上的小数分频结果[6]。

N count分频计数电路设计如图2所示。图2中Input Reg为输入信号寄存器，aclk为中间控制信号，Mod为预分频器控制信号。在N count电路得到1个来自调制器的8位分频比Ndiv[7:0]后，将M与A计数器置数。将Ndiv [2:0]输入到A计数器中，Ndiv [7:3]输入到M计数器中，并将Mod

信号置1，使得前置分频器按P+1分频模式工作，M与A计数器同时对预分频器输出频率开始计数。由于M计数器量程k大于A计数器量程s，所以A计数器先计满s个脉冲，通过满量程识别电路将Mod信号置为0，使前置分频器进行P分频，当M计到满量程状态，即再计（k-s）个脉冲，aclk置1，电路对下1个分频比开始计数。

于是在1个分频周期中，共计s次P+1分频，计（k-s）次的P分频，所以1次分频中的分频比Ndiv为

Ndiv=(P+1)⋅s+P(k−s)=Pk+s （1）

设计采用8/9分频器，所以在1个周期中得到的分频比为Ndiv=8k+s。M计数器取值为2~31，A计数器的取值为0~7，由此算得电路输入分频比范围为：16（2ൈ8）~255（31ൈ8+7），由于工作频率过高，预分频电路由CMOS全定制搭建[5]。

图2 N count分频计数电路

2 Sigma-delta调制器电路

2.1 小数杂散产生原因

电路在进行P或P+1分频时，Fdiv与Fref的相位差会导致PFD的输出形成相位累加或递减[7]，会使得VCO的控制电压存在1个重复性的纹波，当这一纹波作用于VCO时，将产生在载波附近偏移倍数谐波频点上的边带，这些边带被称为小数杂散[8]。这些边带将对射频系统产生严重影响，所以需要对小数杂散进行调制处理。 2.2 MASH1-1-1 Sigma-delta调制器

Sigma-delta调制器用于消除小数杂散已有广泛研究[1]，

MASH型调制器就是用多个1阶Sigma-delta调制器进行级联[9]，相对于只使用1阶调制器的小数分频电路，MASH结构调制器对小数杂散有更好的抑制作用[10]。考虑电路稳定性以及过高的电路复杂度带来的设计以及功耗问题等因素，设计采用3个1阶Sigma-delta调制器级联的结构，即为MASH1-1-1结构，其z域模型如图3所示。

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图3 MASH1-1-1 Sigma-delta调制器

其传输函数为

N1=F(Z)+(1−Z−1)Eq1 （2） N2=−Eq1+(1−Z−1)Eq2 （3）

N3=−Eq2+(1−Z−1)Eq3

（4）式中：N1~N3为每级调制器的输出结果；Eq1~Eq3为每级输入的量化噪声，级联后可得

ΔNdiv=F(Z)+(1−Z−1)3Eq3

（5）式中ᇞNdiv为调制器产生的调制序列。式（5）表明：向MASH1-1-1调制器输入数值F(Z)后，经过多个参考周期平均后，得到结果F(Z)+Q；Q是整个MASH结构输出量化误差总值，由于成型后的量化误差大部分处于高频处，从而在其作用于VCO之前被低通滤波器滤除；MASH1-1-1 Sigma-delta调制技术从根本上消除了小数分频带来的小数杂散。

2.3 MASH1-1-1调制电路设计与实现

图4所示为MASH1-1-1型调制器电路结构，设计采用3个21 bit流水线加法器Add和20 bit寄存器Reg实现累加以及量化功能，输入的小数部分为20 bit，每次在小数部分输入后，将其在最高位接0拼接成1个21 bit的数据后送入第1级加法器中，调制器开始工作。

图4中虚线框是噪声整形电路，3个加法器每个时钟周期输出的第21位作为加法器的进位输出，相当于量化器的输出结果，3个进位值（q1~q3）控制噪声整形电路，产生-3~4的调制序列[3]，输入的整数部分（N_int）与产生的调制序列求和得到8 bit的分频比（Ndiv），输入到N count分频计数电路中产生分频结果Fdiv。

图4 MASH1-1-1调制器电路结构

3 调制器结构寄生及其解决方案

3.1 调制器结构寄生产生原因

电路工作时输入的小数值（.F）需根据加法器位数b用公式：.F=N_frac/2b将其扩展为b位的2进制数，对于第1级加法器输出结果，若N_frac为奇数，则其输出序列周期T=2b；若N_frac为偶数，先算得N_frac与2b的最大公约数2n，则第1级加法器的输出序列周期为T=2(b-n)；

第2级、第3极的加法器输出周期为第1级加法器输出周期的2倍，最终调制器输出的调制序列周期为第3级加法器的输出周期2T[7]。

分析可得，N_frac是奇数时，MASH 1-1-1结构调制器的输出结果可以呈现出极长的周期，但对于输入数值N_frac为偶数的部分数值，例如：预期的小数为0.5、0.25、0.75等时，调制器输出序列存在周期极短的情况，由此形成了MASH型调制器固有的杂散谱，称为结构寄生，若不进行处理，则会使小数分频器的输出产生大量杂散，影响整个电路的性能。

3.2 调制器结构寄生解决方案

为了解决调制器结构寄生问题，需要打破调制器输出序列的固有周期，于是在调制器的输入部分加入了1个产生伪随机序列的抖动电路，以1阶Sigma-delta调制器数学模型为例，如图5所示。

图5 1阶调制器数学模型

根据图5所示数学模型可得，输出序列y[n]为

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y[n]=

1

M

(c[n]+r[n]+eq[n]−eq[n−1]) （6） 式中：输入信号c[n]=Ma，a是预期的小数，M=2b，

b为加法器位数；r[n]为注入的伪随机序列；eq[n]为输入的量化噪声。对y[n]在输出周期N内求和可得

N

y[n]=1(1N

∑1

∑(c[n]+r[n]+(eq[N]−eq[0n=MN])))（7）

n=1因为量化噪声具有白噪声的性质[6]，所以

eq[N]= eq[0]，可得 Y=

1

∑N

y[n]=1(1∑N(c[n]+r[n]))=1

M(C+R)n=1

MNn=1M

（8）

式中ܴ

ത是随机序列在周期N内的平均值。若ܴത=0，则式（8）可化简得

Y=

1

M

C （9）

由式（9）可得，输出序列y[n]的平均值取决于输入序列c[n]的平均值，等于预期的小数值，所以加入1个周期N内平均值为0的伪随机序列并不改变调制器输出结果的均值，只会改变输出

结果的周期长度，能有效抑制调制器的结构寄生。 3.3 Dither抖动电路实现

m序列作为1种典型的伪随机序列，

易用数字电路实现，所以设计采用m序列来实现抖动电路。

由于m序列的输出为0和1，不能直接使用，所以将输出转化为-1和1，但个数相差为1，随机序列的均值不为0，加入调制器会使输出均值不等于输入均值，但当输出序列周期足够长时，误差基本可以忽略。设计最终采用24级的反馈移位寄存器来实现m序列，该序列的特征多项式为

f(x)=1+x+x18+x23+x24 （10）

电路结构如图6所示。

图6 Dither抖动电路

由于注入伪随机序列会产生低频量化噪声[11]，但如果进一步打乱伪随机序列的输出结果就能有效降低带来的噪声，所以在不改变输出结果周期的前提下对其进行变形：在1个输出周期内，用3个寄存器的输出经过1个随机序列产生电路来产生

（1、0、-1、-2） 4个数作为抖动电路的输出（dither）；在每个时钟周期与输入的小数部分求和后输入调制器电路中。

3.4 调制器及抖动电路建模仿真

对加入抖动电路的调制器在ADS（advanced

design system）软件中建模仿真，当输入的小数为0.25时，得到调制器的输出序列频谱如图7所示。

图7 小数值为0.25时调制器ADS建模仿真结果

图7（a）为调制器输出序列的平均值。由图7（a）可以看出，在注入抖动前，调制器的输出序列频谱图中固定频点的功率谱非常高，输出序列具有非常明显的周期性。从图7（b）可以看出，注入抖动后，调制器的输出序列频谱已经非常平滑，基本没有毛刺，且加入抖动电路后并未改变输出序列的平均值，所以，加入抖动电路能在不改变输出结果的前提下打破调制器的固有周期，从而使其输出序列的周期变长。

选择外部输入晶振频率13、16.35、24.55 MHz，

中频频率4.092 MHz，

在GPS L1频点（1 575.42 MHz）上对调制器在ADS中进行建模仿真，经计算可得

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预期分频比分别为：121.500 9、96.606 2、64.338 6（分频比保留小数点后4位），此时调制器的输入小数值为奇数。由上文分析可得，调制器的输出结

果本就具有良好的伪随机性。图8所示为输入3个不同小数值后调制器不加抖动与加抖动的输出序列频谱图。

图8 0.5009/0.6262/0.3386输入下ADS建模仿真结果

图8（a）为调制器输出序列的平均值，m1为、图8（c）及图8该点处的功率谱，由图8（a）

（e）仿真结果可得，注入抖动前的调制器输出序列虽然不存在固定频点频谱能量特别高的情况，但是输出序列频谱中仍存在大量的毛刺，这些毛刺作用于射频芯片时，仍然会对芯片的输出结果产生很大影响；加入抖动电路后的仿真结果如图、图8（d）及图8（f）所示，从仿真结果可8（b）

以看出，加入抖动后调制器输出均值并未发生改变，且调制器输出序列的频谱非常平滑且基本无毛刺，同时加入抖动后对输出序列的频谱有1个非常明显的整形效果。表1为各个小数值输入下

低频量化噪声的影响。由表1可以看出，m1点的功率谱只恶化了1~3 dBm左右，在环路可接受范围之内。

表1 0.5009/0.6262/0.3386输入下m1点功率谱

小数值 0.500 9 0.606 2 0.338 6

未加抖动 m1/dBm -116.606 -115.247 -117.536

加抖动 m1/dBm -113.050 -113.893 -115.951

差值/dBm 3.566 1.354 1.585

4 电路功能仿真

当分频比整数部分（N_int）输入8’h79，小数部分（N_frac）输入20’h803AF时，目标的分频比

m1点的功率谱值。

由参考文献[11]可知：注入1个伪随机序列会给调制器的输出序列频谱增加1个低频量化噪声；但因为设计对伪随机序列的输出做了1个变形处理，所以，降低了加入伪随机序列带来的

Modelsim软件仿真结果如图9所示，为121.500 9，

将输出结果导出并对其求平均值得分频比为121.500 9，电路功能正确。

图9 小数分频电路仿真结果

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5 结束语

本文设计了1种应用于GNSS射频芯片的小数分频电路，能够实现16~255之间的小数分频。仿真结果表明，在保证小数分频器输出准确结果

的前提下，设计的抖动电路能够有效抑制调制器本身的结构寄生，且对调制器的输出频谱进行了有效整形，对伪随机序列的输出处理也有效降低了低频量化噪声的影响，可以用于GNSS射频芯片中，并能有效改善芯片性能。

参考文献

[1] 李鑫, 黄海生. GNSS射频芯片中小数分频技术研究[J]. 现代电子技术, 2016, 39(5): 55-57, 62.

[2] 潘林杰, 王志刚, 师奕兵. 一种MASH1-1-1结构∑-Δ调制器设计及应用[J]. 中国测试, 2010, 36(5): 76-78. [3] 晏敏, 徐欢, 乔树山, 等. 小数分频频率合成器中Σ-Δ调制器设计与实现[J]. 湖南大学学报(自然科学版) , 2014,

41(10): 91-95.

[4] GONZALEZ-DIAZ V, GARCIA-ANDRADE M A, FLORES-VERDAD G E, et al. Efficient dithering in MASH

Sigma-Delta modulators for fractional frequency synthesizers[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2010, 57(9): 2394-2403.

[5] 吴小林, 朱学勇, 文光俊. 锁相环小数N分频频率综合器中的Sigma-delta调制器设计[J]. 电视技术, 2011, 35(17):

55-58.

[6] 刘祖深. ∑-Δ调制器MASH模型的结构寄生研究[J]. 微波学报, 2017, 33(6): 1-6.

[7] 张华. ∑-ᇞ调制小数分频中小数杂散的分析与消除[C]//中国仪器仪表学会. 2009全国虚拟仪器大会论文集

（一）. 北京: 《仪器仪表学报》杂志社, 2009: 5-10.

[8] 张文通. 基于∑-ᇞ调制技术的小数分频器设计[D]. 南京: 东南大学, 2015.

[9] KENNEDY M P, FITZGIBBON B, DOBMEIER K. Spurious tones in digital delta sigma modulators with

pseudorandom dither[C]//The Institute of Electrical and Electronic Engineers(IEEE). Proceedings of IEEE International Symposium on the Circuits and Systems (ISCAS). Beijing: IEEE, 2013: 2747-2750. [10] 张仁国. 基于sigma-delta调制的频率综合器杂散抑制技术研究[D]. 成都: 电子科技大学, 2013. [11] 阮忠周. 小数频率综合器中数字电路的研究与设计[D]. 长沙: 湖南大学, 2016.